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Die
Erfindung betrifft ein Verfahren zur Kompensation einer bei der
lithographischen Projektion von einer Maske oder beim Direktschreiben
auftretenden Verkürzung
von Linienenden auf einem Wafer. Die Erfindung betrifft auch ein
Verfahren zur Korrektur von Naheffekten (OPC) in Schaltungsentwürfen integrierter
Schaltungen.
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Zur
Herstellung integrierter Schaltungen werden zunächst Schaltungsentwürfe erstellt.
Im folgenden werden die Begriffe Schaltungsentwurf und -layout synonym
für elektronisch
gespeicherte Pläne verwendet,
in denen zu bildenden Strukturelementen Formen, Ausrichtung und/oder
Positionen zugeordnet werden. Jeder Position innerhalb des Plans
kann dabei andersherum auch ein Wert zugeordnet sein, beispielsweise
eine „0" für Belichten
und eine „1" für nicht
Belichten.
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Die
Entwürfe
werden ebenenweise zerlegt und die dadurch entstehenden Muster der
Schaltungsebenen mittels Maskenschreibgeräten auf Photomasken gezeichnet.
In lithographischen Projektionsschritten werden sukzessive die Muster
von den Photomasken auf einen mit einer photoempfindlichen Schicht
belackten Halbleiterwafer übertragen.
Nach jedem Projektionsschritt werden eine Anzahl von Schritten der
Nachprozessierung durchgeführt,
beispielsweise Ätz-,
Implantations-, Planarisierungs- oder Abscheideprozesse etc.
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Alternativ
kann auch vorgesehen sein, die zerlegten Entwürfe nach Konversion in Schreiberformate
mittels sog. Direct-e- beam-writing
unmittelbar auf den Wafer zu zeichnen. Entsprechende Belichtungsapparate
für Wafer
werden im folgenden als Direkt-Waferschreiber bezeichnet.
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Im
Falle hoher Integrationsdichten bzw. besonders geringer Strukturbreiten,
beispielsweise im Bereich der Auflösungsgrenze des Projektionssystems,
kommt es häufig
zu Abbildungsfehlern auf dem Wafer. Liegen die Strukturelemente
besonders dicht beieinander, so kann es insbesondere auch zu unerwünschten
und unvermeidbaren Lichtbeiträgen
jeweils benachbarter Strukturelemente in der photoempfindlichen
Schicht kommen. Ursächlich
für diese auch
Proximity-Fehler genannten Naheffekte können Linsenimperfektionen,
variierende Resistdicken, Mikro-Loading-Effekte, Lichtstreuungen
oder Beugungen an Chrom- oder anderen Absorberkanten auf der Maske
etc. sein. Der auf dem Gebiet der lithographischen Projektion kundige
Fachmann zieht auch weitere Ursachen für das Entstehen von Proximity-Fehlern
in Betracht.
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Neben
einer Verbesserung der jeweiligen Prozeßbedingungen kommt für eine Vermeidung
dieser Proximity-Fehler eine Kompensation der Effekte durch Berücksichtigung
eines positiven oder negativen Vorhaltes bereits in den Schaltungsentwürfen zur Anwendung.
Dies ist insbesondere dann möglich, wenn
die Proximity-Fehler systematisch auftreten. Eine solche Kompensation
bzw. Korrektur der Proximity-Fehler bzw. Naheffekte wird auch Optical
Proximity Correction (OPC) genannt. So werden beispielsweise in
den Schaltungsentwürfen
vorgesehene Außenecken
abknickender Linien mit zusätzlichen
Serifen versehen oder die auf der entgegengesetzten Seite liegenden
Innenecken mit Aussparungen versehen, um das sogenannte Corner-Rounding bei der abbildenden
Projektion auf dem Wafer zu vermeiden. Grundlegend ist, daß Strukturen,
die aufgrund der Projektion verkleinert werden, zur Kompensation
im Schaltungsentwurf vergrößert dargestellt
werden und umgekehrt.
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Ein
verwandtes Problem ist das sogenannte Line-End-Shortening, eine Verkürzung der
Linienenden innerhalb von Schaltungsebenen. Typischerweise reichen
die Enden von Linien in einer Ebene bis zu einer Position, wo sie
von einer nächsten
Schaltungsebene heraus kontaktiert werden. Overlay- und Alignment-Toleranzen
werden dabei in die Positionierung eingerechnet.
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Gerade
in Schaltungen mit sehr feinen Strukturbreiten für Linien wirken sich die Proximity-Fehler auf
die Verkürzungen
der Linien in erheblichem Maße aus.
Würde daher
im Rahmen einer OPC-Korrektur nicht ein Vorhalt im Schaltungsentwurf
berücksichtigt,
welche die Linienendenverkürzung
wieder ausgleicht, so könnte
der Fall eintreten, dass die von der nächsten Schaltungsebene stammende
Kontaktierung nicht mit dem Linienende verbunden ist.
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Solche
Vorhalte werden nicht einem nachgeschalteten OPC-Verfahren überlassen, sondern es werden
vielmehr schon beim Entwurf Regeln hinterlegt, mit welchen beispielsweise
Linienenden über den
Auftreffpunkt einer Kontraktierung hinausragen müssen. Diese Regel wird im Folgenden „Mindestlänge des Überlappbereichs" genannt.
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Zum
Erstellen eines Layouts werden die Regeln mit Hilfe von experimentellen
Messungen bestimmt. Im Falle der Linienenden werden beispielsweise
Wafer mit einer Vielzahl von Linien verschiedener Breite belichtet
und deren Linienendenverkürzungen
gemessen. Neben dem Budget für
die Linienendenverkürzung
geht zusätzlich
noch in die Designregel "Mindestlänge des Überlappbereichs" ein Budget für Justage-
oder Lagegenauigkeitsfehler für
die gegenseitige Ausrichtung zweier strukturierter Schichtebenen
ein.
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Insgesamt
geht daher im Schaltungslayout der betreffenden Schaltungsebene
vergleichsweise viel Platz verloren, welches sich gerade in hoch
integrierten Layouts besonders nachteilhaft auswirkt. Der Abstand
der Kontaktposition zu den dem Linienende benachbarten weiteren
Linien muss daher entsprechend groß gewählt werden.
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Es
ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren
vorzuschlagen, mit dem der Effekt des Line End Shortenings wirkungsvoller
kompensiert werden kann. Es ist weiter eine Aufgabe, eine Erhöhung der
Strukturdichte auf einem Wafer bei vorgegebener Technologiegeneration,
d.h. minimaler Strukturbreite, zu ermöglichen.
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Die
Aufgabe wird gelöst
durch ein Verfahren zur Kompensation einer bei der Bildung von Linien auf
einem Wafer auftretenden Verkürzung
von Linienenden, umfassend die Schritte:
- – Erstellen
eines Schaltungsentwurfes, in welchem eine Vielzahl von Linien mit
wenigstens einem Linienende entworfen sind;
- – Bereitstellen
von geometrischen Regeln zur Erkennung von Linienenden;
- – regelbasierte
Erkennung des wenigstens einen Linienendes anhand der geometrischen
Regeln;
- – Einfügen und
Ergänzen
wenigstens einer Serife, vorzugsweise eines Hammerheads, in dem Schaltungsentwurf
an das erkannte wenigstens eine Linienende;
- – Durchführen einer
simulationsbasierten Korrektur von Naheffekten an dem durch die
wenigstens eine Serife ergänzten
Linienende in dem Schaltungsentwurf, so dass im Falle einer tatsächlichen Bildung
des Linienendes auf dem Wafer dieses Linienende in einer die Ergänzung durch
die Serifen einschließenden
Form auf dem Wafer entsteht;
- – Abbilden
des durch simulationsbasierte Korrektur überarbeiteten Schaltungsentwurfes
als Muster mit dem durch die Serifen ergänzten Linienende auf dem Wafer.
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Es
wird ein regelbasierter OPC-Korrekturschritt mit einem simulationsbasierten
OPC-Korrekturschritt kombiniert. Anhand der regelbasierten OPC-Korrektur
wird ein erster Zwischenentwurf der Schaltungsebene erzeugt, welcher
durch die simulationsbasierte OPC-Korrektur überarbeitet wird. Ein besonderer
Effekt tritt dadurch ein, daß durch
die regelbasierte OPC-Korrektur
bereits die zur Kompensation von Proximity-Fehlern notwendigen Ein-
oder Anfügungen
an die Linienenden zur Verhinderung der Linienendenverkürzung vorgenommen
und damit im Schaltungsentwurf festgeschrieben werden. In Verwendung
als Eingangsinformationen für
den simulationsbasierten OPC-Korrekturschritt
werden die modifizierten Linienenden des Schaltungsentwurfs als
auf einem Wafer zu erzielendes Ergebnis simuliert. Im Ergebnis werden
die Linienenden dadurch nochmals überformt, beispielsweise durch
Zufügungen
oder auch durch Aussparungen an den Linienenden. Aufgrund dessen
werden projektions- und prozeßstabile
Linienenden durch die zweistufige OPC-Korrektur erzwungen.
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Durch
die im Regelfall automatisierte Erzeugung bzw. Einfügung und
Ergänzung
von einer oder mehreren Serifen, welche vorzugsweise die Form sogenannter
Hammerheads besitzen, können
die sehr komplexen und umgebungsabhängigen Regeln für den Entwurf
von Linienenden können.
Insbesondere ist es nun möglich,
in die Regel "Mindestlänge für den Überlappbereich" allein nur noch
das Overlay-Toleranzbudget des lithographischen Projektionsprozesses
zu berücksichtigen.
Die Einfügung
der Serifen mit anschließender Überformung
durch die simulationsbasierte OPC-Korrektur kompensiert dabei das
Verkürzen
von Linienenden und führt
gegebenenfalls sogar zu einer Überkompensation
der Linienendenverkürzung.
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Die
Wirkungsweisen der regel- bzw. simulationsbasierten OPC-Korrekturen wird
im Folgenden erläutert,
die beiden Arten von OPC-Korrekturen sind für sich allein genommen dem
auf dem Gebiet des Schaltungsdesigns kundigen Fachmann hinlänglich bekannt.
Beiden Arten liegt zugrunde, eine Vorhersage über die voraussichtlichen Verzeichnungen
aufgrund von Proximity-Fehlern
zu treffen.
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Bei
der regelbasierten OPC-Korrektur werden Messungen von Linien- und/oder
Spaltbreiten durchgeführt
und die Ergebnisse jeweils in Beziehung zur geometrischen Anordnung
von Strukturen oder Strukturelementen in der Umgebung einer Kante
der untersuchten Linie gesetzt. Bei den Messungen kann es sich um
physikalische Messungen handeln, es ist jedoch nicht ausgeschlossen,
auch hierfür Simulationsergebnisse
zu verwenden. Grundlegend ist jedoch, daß die Resultate, d. h. Kantenverschiebungen
aufgrund der angenommenen oder tatsächlichen Proximity-Fehler,
in Tabellen hinterlegt werden, deren Zeilen einträge jeweils eine geometrische
Konfiguration wiederspiegeln.
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Ein
solcher Zeileneintrag entspricht einer der Regeln. Bei Anwendung
der regelbasierten OPC-Korrektur werden Strukturkanten eines Schaltungsentwurfs
bzw. einer Schaltungsebene des Schaltungsentwurfs abgefahren oder
-gerastert, die lokalen geometrischen Konfiguration ermittelt und
mit den Tabelleneinträgen
verglichen. Die für
jeden Tabelleneintrag hinterlegten Regeln, beispielsweise Mindestabstand
zu einer benachbarten, parallel verlaufenden Linie mit der Breite
X etc. werden angewendet, um bei Verletzung einer Regel eine für diesen
Fall vordefinierte Zufügung
oder Aussparung an der betreffenden Position durchzuführen.
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Bei
der simulations- oder modellbasierten OPC-Korrektur werden – gegegebenfalls
in iterativen Schritten – Simulationen
der aus dem aktuell auf einer Maske zu bildenden Schaltungsmuster
in die photoempfindliche Schicht auf einem Wafer durchgeführt. Das
auf dem Wafer erzielte Ergebnis, bei dem auch Eigenschaften des
Resists berücksichtigt
werden können,
wird mit einem Referenzmuster verglichen. Das Referenzmuster entspricht
im Allgemeinen dem ursprünglichen
Schaltungsentwurf, gemäß der Erfindung
jedoch dem bereits durch die regelbasierte OPC-Korrektur modifizierten
Layout. Der Unterschied zwischen dem Simulationsergebnis und dem
Referenzbild stellt jeweils ein Maß für die Verschiebung von Strukturkanten
in dem Schaltungsentwurf des vorhergehenden Schrittes dar. Auf diese Weise
nähert
sich die Simulation einem derartigen Schaltungsentwurf an, welcher
den ursprünglichen Schaltungsentwurf
in einer Projektion auf dem Wafer zu erzielen vermag.
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Im
Falle sublithographischer Serifen oder Hammerheads, d. h. Einfügungen,
deren Länge
unterhalb der Auflösungsgrenze
des für
die Projektion verwendeten Belichtungsapparates liegt, ist es natürlich nicht
möglich,
durch erfindungsgemäße Anwendung
der simulationsbasierten OPC-Korrektur genau den bereits durch die
regelbasierte OPC-Korrektur modifizierten Schaltungsentwurf als
Ergebnis auf dem Wafer zu erzielen. Dies wäre erfindungsgemäß auch nicht
notwendigerweise erwünscht,
es soll vielmehr nur eine Stabilität der Abbildung von Linienenden
bei der Projektion erreicht werden.
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Ergebnis
der simulationsbasierten Korrektur ist ein wiederum modifizierter
Schaltungsentwurf der Schaltungsebene. Das erfindungsgemäße Verfahren sieht
vor, hieraus eine Steueranweisungsdatei für ein Maskenschreibgerät zu generieren,
das den korrigierten Schaltungsentwurf der betreffenden Schaltungsebene
auf einer Maske zeichnet. Anhand einer solchen Steueranweisungsdatei
kann ein Maskenhersteller die betreffende Maske herstellen und dem Hersteller
der integrierten Schaltungen zur Verfügung stellen. Der bei der Herstellung
des Musters auf der Maske auftretende Maskenfehler, insbesondere in
Bezug auf die Linienendenverkürzung,
ist dabei als vernachlässigbar
anzusehen. Der Maskenfehler kann auch auch schon in den Wafer-Messergebnissen
enthalten sein, falls Strukturen auf der Testmaske eine Linienendenverkürzung erleiden.
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Der
Hersteller der integrierten Schaltungen führt anhand der bereitgestellten
Maske den lithographischen Projektionsschritt auf einem mit dem
photoempfindlichen Lack beschichteten Wafer aus. Die Schritte der
Masken- und der Waferbelichtung sind dem Fachmann hinlänglich bekannt
und stellen Schritte außerhalb
des erfindungsgemäßen Verfahrens
dar. Es ist grundsätzlich
auch denkbar, das erfindungsgemäße Verfahren
für das
derzeit nur bei niedervolumigen Direktschreibverfahren von Halbleiterwafern,
vor allem im Logikbereich, einzusetzen.
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Die
Erfindung soll nun anhand eines Ausführungsbeispiels mit Hilfe einer
Zeichnung näher
erläutert
werden. Darin zeigen:
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1 ein
Flußdiagramm
des erfindungsgemäßen Verfahrens,
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2 eine
schematische Darstellung von Linienenden mit einem Vergleich des
Standes der Technik (links) mit der vorliegenden Erfindung (rechts);
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3 ein
Diagramm mit einem Vergleich der erzielten Linienendenverkürzungen
gemäß dem Stand
der Technik (Quadrate) und gemäß der vorliegenden
Erfindung (Dreiecke) als Funktion der Tiefenschärfe;
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4 eine
Illustration von erfindungsgemäß zusätzlich gebildeten
Serifen an einem beispielhaften Linienende jeweils nach einzelnen
Schritten des Verfahrens im Vergleich zum Stand der Technik.
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1 zeigt
anhand eines Flußdiagramms ein
Ausführungsbeispiel
der vorliegenden Erfindung. Es liegen zunächst sogenannte „Schematic
Daten" mit den funktionellen
Eigenschaften der herzustellenden integrierten Schaltung vor. Aus
diesen wird ein Full-Custom-Entwurf, d. h. ein Schaltungsentwurf,
erstellt (Schritt: Layouterstellung). Alternativ kann es sich bei
dem Entwurf auch um eine Standardzelle in einem Semi-Custom-Flow handeln.
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Zur
Durchführung
dieses Schrittes der Layouterstellung werden Designregeln zur Verfügung gestellt,
unter denen auch die Design-Regel "Mindestlänge für den Überlappbereich" zu finden ist. Die Layouterstellung
wird beispielsweise unter Zuhilfenahme von geeigneten Softwaretools,
welche einen begrenzten Grad an Automatisierung ermöglichen, manuell
von einem Designer durchgeführt.
Dies trifft vor allem für
hochvolumige Produkte wie beispielsweise Speicherbausteine zu, für niedervolumige
Produkte, insbesondere bei der ASIC-Herstellung können anhand
höherer
Programmiersprachen die funktionellen Gegebenheiten der Schematic
Daten vollautomatisiert in Layout-Daten, d. h. dem Schaltungsentwurf, überführt werden.
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In
allen Zwischenschritten kann wiederholt ein sogenannte Design Rule
Checker (DRC) auf den Schaltungsentwurf angewandt werden, welcher
Verletzungen der Design-Regel markiert und eine Überarbeitung des Schaltungsentwurfs
ermöglicht.
Werden beispielsweise die Abstände
der Linienendenkanten 10, 10' zu den Kanten 12, 12' einer von einer
anderen Schaltungsebene herrührenden
Kontaktierung 14 zu gering gewählt, so wird durch den Design
Rule Check die betreffende Position markiert, so daß der Designer
den Abstand entsprechend anpassen kann bzw. muß.
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Dieser
Abstand wird im allgemeinen möglichst
gering gewählt
werden, um Platz zu sparen. Er wird daher entsprechend der Design-Regel 16, 16' "Mindestlänge für den Überlappbereich" angepaßt, wie
in 2 zu sehen ist.
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Zurückkehrend
zu 1 folgt als nächster Schritt
die regelbasierte Erkennung von Linienenden. Es reicht erfindungsgemäß aus, gezielt
auch möglicherweise
nur eine Linie mit einem Linienende zu korrigieren. Vorzugsweise
werden jedoch al le Linienenden, wenigstens aber solche in hoch integrierten Musterbereichen,
korrigiert. Die tatsächliche
Selektion der zu korrigierenden Linienenden wird durch die Bereitstellung
geometrischer Regeln kontrolliert.
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Durch
die geometrischen Regeln wird festgelegt, ob es sich bei einer Struktur
um ein Linienende handelt oder nicht. Hier sind beispielsweise Informationen
hinterlegt, die festlegen, ab welcher Grenze eine endende Struktur
als Pad oder eine einfach nur aus einer Fläche hervorragenden Nase lediglich als
Ausbuchtung zu betrachten ist. Geometrische Informationen, die in
die Linienerkennung eingehen, sind beispielsweise auch die Länge sich
weiter anschließender
Segmente sowie deren relative Lage in Bezug auf das betrachtete
Linienendensegment.
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Sind
anhand dieser geometrischen Regeln die relevanten Linienenden erkannt,
so kann die Korrektur berechnet werden. Dazu werden Regeln zur Generierung
sogenannter Hammerheads vorgegeben. Wie bereits beschrieben, werden
die Regeln anhand experimenteller oder hier simulatorischer Messungen
vorgegebener Hammerheads in verschiedensten Umgebungskonfigurationen
berechnet und hinterlegt. In Abhängigkeit
von der aktuell erkannten Linienendenkonfiguration und deren Umgebung
werden die geeigneten Regeln, d. h. Hammerheads, ausgelesen und
in den Schaltungsentwurf eingefügt. Bei
der Simulation zur Generierung von Hammerheads für Randbereiche des Prozeßfensters
für die
lithographische Projektion wird sichergestellt, daß keine
Kurzschlüsse
der Linienenden zu benachbarten Linien auftreten können.
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Gleichzeitig
wird aber sichergestellt, daß in den
Designregeln für
Mindestabstände
von Linienenden zu benachbarten Strukturen genügend Platz für die Generierung
der Hammerheads freigehalten wird. Die Designregeln für die reduzierten Überlappwerte
der Mindestlängeregeln
sowie Regeln zur Generierung von Hammerheads sind demnach aufeinander
abgestimmt. Die Abstimmung 101 wird im Vorfeld der Ausführung des
erfindungsgemäßen Verfahrens
durchgeführt.
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Das
Ergebnis eines solchen auf die Korrektur von Linienenden reduzierten
regelbasierten OPC ist ein modifizierter Schaltungsentwurf, in Figur
auch Target-Layout genannt, welcher nun Serifen bzw. Hammerheads
im Bereich der Linienenden aufweist. Dieses Target-Layout dient
einem nun nachfolgenden simulationsbasierten OPC als Eingangsdatensatz.
Das bedeutet, daß so
lange Modifizierungen bzw. Kantenverschiebungen in dem Schaltungsentwurf
durchgeführt
werden, bis in möglichst
weiter Annäherung
das Target-Layout als Ergebnis auf dem Wafer in einer Simulation
erzielt oder aber ein anderes Kriterium zum Abbrechen der Iteration
erreicht wird. Da durch das regelbasierte OPC die Linienenden bereits
verbreitert wurden, wird durch das simulationsbasierte OPC im Vergleich
zum Stand der Technik, wo nur eines der beiden Verfahren durchgeführt wird,
ein wesentlich verbreitertes Ergebnis im finalen Schaltungsentwurf
erreicht.
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Das
Ergebnis ist in 2 zu sehen. Die linke Seite
der 2 zeigt ein Linienende gemäß dem Stand der Technik. Im
günstigsten
Fall wird die Linie 30 des Schaltungsentwurfs zu einer
Linie 20 im Falle einer tatsächlichen Projektion verkürzt. Eine
typische Linienendenverkürzung
führt hingegen
zu einer Linie 22 auf dem Wafer (gestrichelte Linie), deren
Kantenabstand von der Kontaktierung 14 einer nächsten Schaltungsebene
nur noch dem Overlay-Budget 40 der lithographischen Projektion
entspricht. Die Differenz zwischen diesem Abstand und dem Abstand
der äußersten
Linienkante 10 von der Kontaktierung 12 entspricht
dem Budget für
die Linienendenverkürzung 42.
Die Summe des Budgets 42 und des Budgets 40 entspricht
der Design-Regel "Mindestlänge des Überlappbereichs" 16.
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Auf
der rechten Seite der 2 ist schematisch ein Linienende
bei Durchführung
des erfindungsgemäßen Verfahrens
gezeigt. In dem Fall nur geringfügig
auftretender Linienendenverkürzungen verlängert sich
sogar die tatsächlich
auf dem Wafer gebildete Linie 20 gegenüber derjenigen Linie 30 aus dem
Schaltungsentwurf. Bei maximal auftretendem Proximity-Fehler bleibt die
Länge der
Linie 22 gerade konstant (gestrichelte Linie). Die Design-Regel 16' mit reduzierter
Mindestlänge
für den Überlappbereich
ist gerade so bemessen, daß bei
maximaler Linienendenverkürzung
allein noch das Overlay-Budget 40 eingehalten
werden muß.
Die Linie 30 kann also von vornherein verkürzt im Layout
vorgesehen sein. Eine Platzersparnis um die Länge 70, wie in 2 dargestellt,
kann somit erzielt werden.
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Auf
isolierten Linien kann eine Überkompensation
eingestellt werden über
erfindungsgemäß angepasste
Regeln zur Generierung der Serifen oder Hammerheads. Die Überkompensation
ist nominal überflüssig, fügt aber
statistisch gesehen eine Ausbeutemarge ein (engl. yield margin),
da Defekte für solche
Situationen weniger kritisch sind.
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4 zeigt
einen Ausschnitt eines Schaltungsentwurfs mit einem Linienende 30 auf
der linken Seite. Die bei Anwendung des erfindungsgemäßen Verfahrens
entstehende Abfolge von Linienendenüberformungen ist im oberen
Teil der Abbildung illustriert. Eine Abfolge gemäß dem Stand der Technik zeigt
zum Vergleich die untere Hälfte
der Abbildung. Ausgehend von dem auf der linken Seite abgebildeten,
unbearbeiteten und ursprünglichen
Linienende 30 wird im Stand der Technik allein ein simulationsbasiertes
OPC-Verfahren durchgeführt
(4 unten mittig). Es resultieren daraus Serifen 51 oder
Auslassungen 52 die mit der Maßgabe hinzugefügt werden, dass
unter Berücksichtigung
der Abbildungseigenschaften bzw. -fehler bei der lithographischen
Projektion oder beim Direktschreiben auf Maske oder Wafer wieder
das auf der linken Seite illustrierte Linienende möglichst
maßhaltig
auf dem Wafer entsteht. Das Ergebnis ist unten rechts in 4 zu
sehen. Die ursprüngliche
Breite der Linie kann dadurch gut erhalten werden, eine erhebliche
Verkürzung 61 des
Linienendes ist jedoch nicht zu verhindern.
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Ausgehend
vom ursprünglichen
Linienende 30 auf der linken Seite von 4 zeigt
die nächstfolgende
Abbildung im erfindungsgemäßen Ablauf
die Hinzufügung
von Serifen 50. Die Hinzufügung wird mittels regelbasierter
OPC-Korrektur unter Generierung von Hammerheads bewerkstelligt.
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Der
nächste
Schritt (4 oben Mitte-rechts) wendet
das bekannte simulationsbasierte Verfahren auf das nun bereits vorkorrigierte
Linienende 30 an. Die Serifen 50 werden zu Serifen 50' umgearbeitet.
In diesem Beispiel werden dabei zu den Serifen 50 weitere
schmale Serifen 50'' angefügt. Sie dienen
dazu, eine möglichst
maßhaltige
Abbildung des in 4 oben Mitte-links gezeigten
Ausschnittes zu ermöglichen.
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Das
Ergebnis auf dem Wafer ist in 4 oben rechts
zu sehen. Deutlich ist die Verbreiterung des Linienendes 30 zu
einem Kopf zu erkennen, welches dazu führt, dass die Linienen denverkürzung 60 hier
wesentlich geringer ausfällt
als beim Stand der Technik (vgl. 4 unten
rechts).
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3 zeigt
einen Vergleich von Meßergebnissen
der Linienendenverkürzungen
zwischen dem zweistufigen erfindungsgemäßen Verfahren (Dreiecksymbole)
mit einem Verfahren gemäß dem Stand der
Technik (quadratische Symbole). Dargestellt ist in dem Diagramm
die Linienendenverkürzung
(LES, Line End Shortening) in Nanometern, aufgetragen gegen den
Defokus.
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Das
Diagramm zeigt die verbesserte Stabilität der Linienendenverkürzung bei
unterschiedlichen Fokuseinstellungen. Es ist möglich, die Regel zur Generierung
von Hammerheads derart anzupassen, daß die Linienendenverkürzung, wie
durch die gestrichelte Linie in 2 auf der
rechten Seite gezeigt, im Mittel gerade eben verschwindet.
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In
gleicher Weise wie in dem in 3 gezeigten
Beispiel können
auch andere Fertigungsschwankungen untersucht werden. So können anhand
der Resultate entsprechend die regeln angepasst werden, z.B. in
bezug auf Dosisschwankungen, Ätzvorhaltvariationen
(etch bias), etc.
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Ein
Effekt der Erfindung beruht insoweit darin, daß der bisher bestehende Trend
zur einseitigen Linienendenverkürzung
bei gegebener Streuung bzw. Unsicherheit durch einen weiteren Vorhalt
derart ausgeglichen wird, daß nur
noch die Streuung der Linienverkürzung
selbst und nicht mehr der absolute Wert im Ergebnis zur Geltung
kommt. Der Vorhalt wird sogar so groß gewählt, daß allenfalls eine Überkompensation,
also eine Linienendenverlängerung, verursacht
wird. Möglicherweise
auftretende Kurzschlüsse
werden über
die Bestimmung und Simulation der Regeln zur Generierung der Hammerheads verhindert.
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- 14
- Kontaktierung
- 16'
- Regel „Mindestabstand
des Überlappbereichs" (Erfin
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- dung)
- 16
- Regel „Mindestabstand
des Überlappbereichs"
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- (St.d.T.)
- 20
- tatsächliches
Linienende auf dem Substrat bei einem
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- Lagegenauigkeitsfehler
von Null, geringe Verkürzung
- 22
- tatsächliches
Linienende auf dem Substrat bei einem
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- Lagegenauigkeitsfehler
von Null, starke Verkürzung
- 30
- Linienende
- 40
- Toleranz-Budget
für Lagegenauigkeitsfehler
- 42
- Toleranz-Budget
für Fehler
wegen Linienendenverkür
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- zung
- 50
- Serifen,
Hammerheads (erfindungsgemäß)
- 50', 50''
- Serifen,
Hammerheads (erfindungsgemäß), nach
simu
-
- lationsbasiertem
OPC
- 51
- Serifen
(Stand der Technik)
- 60
- Linienendenverkürzung (Erfindung:
geringfügig)
- 61
- Linienendenverkürzung (Stand
der Technik: erheb
-
- lich)
- 101
- Wechselwirkung
der Generierung von Design- und Se
-
- rifenregeln