DE10143687A1 - Taktaktivierungsschaltung zur Verwendung in einer wiederprogrammierbaren Hochgeschwindigkeitsverzögerungsleitung mit einer störimpulsfreien Aktivierungs/Deaktivierungsfunktionalität - Google Patents

Abstract

Eine Taktqualifizierungsschaltung, die verwendet wird, um eine Taktfläche selektiv zu aktivieren, um neue Verzögerungsdaten zu einer Zuerst-Hinein-Zuerst-Hinaus-(FIFO)Schaltung in eine Präzisionsverzögerungsleitungsschaltung zu übertragen. Die Schaltung qualifiziert den Takt, ohne nicht erwünschte Pulse (Störimpulse) zu erzeugen und ohne ein fehlerhaftes Laden von neuen Verzögerungsdaten bei einer Verzögerungsleitungsimplementation mit einer fliegenden zeitlichen Steuerung (TOF) zu verursachen.

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung und auf ein Verfahren zum Liefern von Taktflanken zur Ver­ wendung bei einer wiederprogrammierbaren Hochgeschwindig­ keitsverzögerungsleitung, die eine störimpulsfreie Aktivie­ rungs/Deaktivierungs-Funktionalität enthält.

Präzisionsverzögerungsleitungsschaltungen, die das Echt­ zeitprogrammieren der Verzögerungsleitungswerte bei jedem Taktzyklus erfordern, erfordern einschränkende Betriebsre­ geln. Neue Verzögerungswerte können sich beispielsweise le­ diglich von einem Zyklus zu dem nächsten Zyklus erhöhen, oder spezifische Verzögerungswerte sind nicht zulässig. Diese Regeln stellen Grenzen der herkömmlichen Verzöge­ rungsleitungsschaltungen dar.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Taktsteuerschaltung zum Laden von Verzögerungsdaten in Ver­ zögerungsschaltungen und ein Verfahren zum Liefern von Sig­ nalen zur Verwendung beim Laden von Verzögerungsdaten in Verzögerungschaltungen zu schaffen, die Verbesserungen bei Präzisionsverzögerungsleitungsschaltungen ermöglichen.

Diese Aufgabe wird durch eine Taktsteuerschaltung zum Laden von Verzögerungsdaten in Verzögerungsschaltungen gemäß An­ spruch 1 oder gemäß Anspruch 10 und durch ein Verfahren zum Liefern von Signalen zur Verwendung beim Laden von Verzöge­ rungsdaten in Verzögerungsschaltungen gemäß Anspruch 20 ge­ löst.

Eine Taktsteuerschaltung gemäß der vorliegenden Erfindung wird zum Laden von Verzögerungsdaten in Verzögerungsschal­ tungen verwendet. Dieselbe umfaßt ein taktaktiviertes Latch bzw. einen taktaktivierten Zwischenspeicher, der ein Akti­ vierungssignal bzw. ein Freigabesignal (Enable) und ein Verzögerungsleitungssignal empfängt. Ein Latch empfängt das Verzögerungsleitungssignal und ein Ausgangssignal des tak­ taktivierten Latch. Ein Multiplexer, der das Ausgangssignal des taktaktivierten Latch empfängt und durch ein Ausgangs­ signal des Latch gesteuert wird, liefert ein Signal, um Verzögerungsdaten ansprechend auf das Aktivierungssignal und das Verzögerungsleitungssignal zu laden.

Eine weitere Taktsteuerschaltung gemäß der vorliegenden Er­ findung wird zum Laden von Verzögerungsdaten in Verzöge­ rungsschaltungen verwendet. Dieselbe umfaßt einen Eingang zum Empfangen eines Aktivierungssignals und eines Verzöge­ rungsleitungssignals und einen Ausgang zum Ausgeben eines verzögerten Taktsignals, das einen ersten und einen zweiten Zustand aufweist. Eine Steuerschaltung liefert einen akti­ vierten Zustand, wenn sich das verzögerte Taktsignal in dem ersten Zustand befindet, und einen Ausgabezustand, wenn sich das verzögerte Taktsignal in dem zweiten Zustand be­ findet. Die Steuerschaltung schaltet zwischen dem aktivier­ ten Zustand und dem Ausgabezustand ansprechend auf erste und zweite Flanken des Verzögerungsleitungssignals.

Ein Verfahren gemäß der vorliegenden Erfindung liefert Si­ gnale zur Verwendung beim Laden von Verzögerungsdaten in Verzögerungsschaltungen. Dasselbe umfaßt das Empfangen ei­ nes Aktivierungssignals und eines Verzögerungsleitungs­ signals und das Ausgeben eines verzögerten Taktsignals, das einen ersten und einen zweiten Zustand aufweist. Es wird ein aktivierter Zustand geliefert, wenn sich das verzögerte Taktsignal in dem ersten Zustand befindet, und ein Ausgabe­ zustand geliefert, wenn sich das verzögerte Taktsignal in dem zweiten Zustand befindet. Das Schalten zwischen dem ak­ tivierten Zustand und dem Ausgabezustand tritt ansprechend auf erste und zweite Flanke des Verzögerungsleitungssignals auf.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Diagramm, das die Verzögerungs- und Steuer- Wege in einer Taktverzögerungsschaltung zur Ver­ wendung beim Laden von Verzögerungsdaten dar­ stellt;

Fig. 2 ein Diagramm einer herkömmlichen Takttorschal­ tung;

Fig. 3 ein Zeitdiagramm für die in Fig. 2 gezeigte Takt­ torschaltung;

Fig. 4 ein Diagramm einer ersten Zuerst-Hinein-Zuerst- Hinaus-(FIFO-)Fenstertaktschaltung;

Fig. 5 ein Zeitdiagramm für die in Fig. 4 gezeigte FIFO- Fenstertaktschaltung; und

Fig. 6 ein Zustandsdiagramm, das den Betrieb der in Fig. 4 gezeigten FIFO-Fenstertaktschaltung zeigt.

Fliegende Zeitsteuerungs-(TOF; TOF = Timing On the Fly) Präzisionsverzögerungsleitungssysteme sind entworfen, um verzögerte Flanken bei vorspezifizierten Taktzyklen aus­ zugeben. Ausführungsbeispiele gemäß der vorliegenden Erfin­ dung hindern unerwünschte Taktflanken daran, irrtümlicher­ weise neue Daten in eine Verzögerungsleitung zu takten, be­ vor dies beabsichtigt ist. Diese Ausführungsbeispiele um­ fassen eine wiederprogrammierbare Hochgeschwindigkeitsver­ zögerungsleitung, die eine selektive Taktsteuerschaltung verwendet, um Verzögerungsdaten in Verzögerungsschaltungen zu laden oder erneut zu laden. Dieselben umfassen ferner eine Taktqualifizierungsschaltung, die bei einem wiederpro­ grammierbaren Hochgeschwindigkeitsverzögerungsleitungssy­ stem angewendet wird, das einen flankenbasierten Takt ohne unerwünschte Störimpulse ermöglicht. Diese Taktqualifizie­ rungsschaltung aktiviert ein Ausgangstaktsignal bei einer Eingangstaktflanke und setzt das Signal bei der entgegenge­ setzten Flanke zurück.

Fig. 1 zeigt einen Teil der Verzögerungs- und Steuer-Wege für ein Hochgeschwindigkeits-TOF-System 10. Ein Mastertakt bzw. Haupttakt-(MCLK-; MCLK = Master Clock) Signal wird an eine erste Verzögerungsstufe 11 angelegt. Die Verzögerungs­ stufe 11 stellt eine programmierbare Verzögerungsleitung dar. Die Verzögerungsstufe 11 empfängt ein Eingangssignal und gibt eine verzögerte Version des Eingangssignals basie­ rend auf einem empfangenen programmierbaren Steuersignal, in diesem Fall einem digitalen Steuerwert von einem Regi­ ster 13, aus. Auf die verzögerte Version des Signals wird als ein Verzögerungsleitungssignal, bei diesem Beispiel ein Signal F_OUT, Bezug genommen. Die Programmierbarkeit resul­ tiert daraus, daß man den digitalen Steuerwert ändern kann, und daß der Wert proportional zu dem erzeugten Zeitverzöge­ rungsbetrag ist. Jeder Typ einer Komponente zum Liefern ei­ ner verzögerten Version eines Signals kann zum Implementie­ ren der Verzögerungsstufe 11 verwendet werden.

Das verzögerte Ausgangssignal der ersten Verzögerungsstufe 11 wird an die nächste Verzögerungsstufe, sowie durch einen Inverter 16 an eine Taktaktivierungsschaltung 12 angelegt. Wenn ein Ausgangssignal von einem spezifischen MCLK- Signalzyklus erwartet wird, gibt die Torerzeugungslogik 15 ein AKTIVIERUNGS-Signal aus. Die Torerzeugungslogik 15 nimmt Eingangssignale von einer Kernsteuerlogik-FIFO auf, die mit einer Version des MCLK-Taktes getaktet ist. Die Torerzeugungslogik 15 erzeugt das AKTIVIERUNGS-Signal, das lokal mit dem MCLK-Signal synchronisiert ist. Die digitale Kernlogik erzeugt Steuersignale, die an die Torerzeugungs­ logik 15 angelegt werden sollen, wenn ein verzögertes Aus­ gangssignal während eines speziellen MCLK-Zyklusses ge­ wünscht ist. Die Torerzeugungslogik 15 bzw. Auftasterzeu­ gungslogik verwendet Steuersignale der Kernlogik, um das AKTIVIERUNGS-Signal zu erzeugen, das mit dem MCLK-Signal erneut synchronisiert ist.

Das AKTIVIERUNGS-Signal (ENABLE) ermöglicht der Taktakti­ vierungsschaltung 12, das F_OUT-Signal an eine FIFO- Schaltung 14 als ein Signal nFIFO_CLK mit fallender Flanke weiter zu geben. Die FIFO-Schaltung 14 kann mit einer her­ kömmlichen FIFO-Speicherschaltung implementiert sein. Das AKTIVIERUNGS-Signal aktiviert ferner das Verzögerungsregis­ ter 13, um die derzeitigen FIFO-Ausgabedaten an die Verzö­ gerungsleitung anzulegen, die durch die Verzögerungsstufe 11 dargestellt ist. Die FIFO-Schaltung 14 taktet die nächs­ ten Ausgangszyklusverzögerungsdaten in eine Verzögerungsre­ gisterpipeline bei dem Verzögerungsregister 13 hinaus. Da diese Daten sich nun an dem Eingang des Verzögerungsregis­ ters 13 befinden, werden dieselben in die Verzögerungslei­ tung bei dem nächsten MCLK-Zyklus getaktet, der ein Verzö­ gerungsleitungsausgangssignal aktiviert.

Die Steuerung des FIFO-Taktsignals erfordert, daß eine spe­ zifizierte Flanke, bei diesem Fall eine negative Flanke, bei vorbestimmten Intervallen hinausgetort wird. Das TOF- Verzögerungsleitungsteilsystem ist derart entworfen, daß sich die zu torende bzw. auszutastende negative Flanke im­ mer in einer Torfenstergrenze bzw. Austastfenstergrenze, wie es durch die Flanken des AKTIVIERUNGS-Signals bestimmt ist, befindet. Es gibt keine Einschränkungen der Plazierung der nicht verwendeten steigenden Flanke des Signals nF_OUT innerhalb des AKTIVIERUNGS-Fensters. Die Nichtvorhersagbar­ keit der steigenden Taktflanke verhindert jedoch allgemein die Verwendung einer einfachen kombinatorischen Logik, wie z. B. einer herkömmlichen Takttorschaltung 20 bzw. einer Taktaustastsschaltung 20, die in Fig. 2 gezeigt ist, um zu­ verlässig die Verzögerungsdaten zu laden.

Fig. 3 zeigt die Erzeugung eines "Störimpulses" 42, der die FIFO 14 vorzeitig inkorrekt takten könnte und die falschen Daten bei dem Verzögerungsregister 13 in dem System 10 pla­ zieren könnte. Fig. 3 stellt ferner die Torfenstergrenzen dar, die durch die Flanken 37 und 38 und durch die Flanken 39 und 40 des AKTIVIERUNGS-Signals zum Austasten bzw. Toren von nFIFO_CLK-Signalen 41 und 43 gebildet sind.

Die Taktaktivierungsschaltung 12 eliminiert das "Störim­ puls"-Problem, das oben beschrieben ist, durch Qualifizie­ ren des AKTIVIERUNGS-Signals mit der fallenden Flanke des Signals nF_OUT. Die Schaltung 12 erfordert bei diesem Bei­ spiel keine äußere Zeitsteuerung, um das Signal nF_OUT aus­ zutasten, was zu einer einfachen Steuerschnittstelle und einer reduzierten Schaltungsgröße führt.

Fig. 4 zeigt eine FIFO-Fenstertakt-(FWC; FWC = FIFO WINDOW Clock) Schaltung 50, die die Taktaktivierungsschaltung 12 implementiert, und Fig. 5 ist ein Zeitdiagramm, das den Be­ trieb derselben darstellt. Die FWC-Schaltung 50 weist Ein­ gänge zum Empfangen des AKTIVIERUNGS-Signals und eines Ver­ zögerungsleitungssignals, bei diesem Beispiel des Signals nF_OUT, auf. Dieselbe weist einen Ausgang zum Liefern eines verzögerten Taktsignals, bei diesem Beispiel des Signals nFIFO_CLK, auf. Eine Steuerschaltung bestimmt einen Zustand und daher das Ausgangssignal der FWC-Schaltung 50. Die Steuerschaltung schaltet ansprechend auf Flanken des Sig­ nals nF_OUT die FWC-Schaltung 50 zwischen Zuständen.

Bezug nehmend auf die Fig. 4 und 5 wird die FWC-Schaltung 50 wie folgt betrieben. Das Signal nF_OUT wird von der Ver­ zögerungsleitung, die an die FWC-Schaltung 50 angelegt ist, invertiert ausgegeben. Dieses Signal wird an den Taktein­ gang eines durch eine negative Flanke ausgelösten bzw. ge­ triggerten taktaktivierten DFF 51 angelegt, das als eine Steuerschaltung betrieben wird. Das taktaktivierte DFF 51 ist bei diesem Beispiel mit einem D-Typ-Flip-Flop (DFF) 56 mit einem Rückkopplungsmultiplexer 55 implementiert, der eine Rückkopplungsschleife vorsieht, indem derselbe einen Umlauf des "Q"-Ausgangssignals zurück zu dem "D"-Eingang des Flip-Flops 56 ermöglicht, wenn sich das AKTIVIERUNGS- Signal in einem niedrigen Zustand befindet. Daher ändert sich das Ausgangssignal des taktaktivierten DFF 51 nicht, während sich das Signal AKTIVIERUNG in einem niedrigen Zu­ stand befindet.

Das sich bei der Flanke 59 in einem hohen Zustand befinden­ de AKTIVIERUNGS-Signal ermöglicht es, daß die fallende Flanke des Signals nF_OUT bei der Flanke 57 das hohe Signal bei einem Punkt 70 aus dem taktaktivierten DFF 51 taktet, was bewirkt, daß das Signal bei einem Punkt 71 in einen ho­ hen Zustand bei der Flanke 61 geht. Das Signal wird bei dem Punkt 71 ferner durch einen Inverter 52 invertiert, um eine fallende Flanke in dem Signal bei dem Punkt 70 und bei der Flanke 62 zu erzeugen.

Das bei dem Punkt 70 in einen niedrigen Zustand gehende Signal fließt durch einen Multiplexer 53 und verläßt den­ selben als eine fallende Flanke in dem Signal nFIFO_CLK bei der Flanke 63. Dieses Ausgangssignal mit fallender Flanke wird zu dem FIFO 14 übertragen, um neue Verzögerungsdaten hinauszutakten. Einige Zeit später geht das Signal nF_OUT bei der Flanke 58 in einen hohen Zustand. Die steigende Flanke des Signals nF_OUT wird an ein durch eine steigende Flanke ausgelöstes DFF 54 angelegt. Der "D"-Eingang des DFF 54 wird bei dem Punkt 70 nun als ein in einen niedrigen Zu­ stand gehendes Signal bei dem Punkt 72 bei der Flanke 58 des Signals nF_OUT hinausgetaktet. Das in einen niedrigen Zustand gehende Signal zwingt bei dem Punkt 72 den Multi­ plexer 53 den Eingang des Signals bei dem Punkt 71 auszu­ wählen, der hinsichtlich der Polarität des vorher ausge­ wählten Signals bei dem Punkt 70 entgegengesetzt ist. Das Ausgangssignal nFIFO_CLK läuft nun an dem Signal bei dem Punkt 71 vorbei und geht als ein Resultat bei der Flanke 65 in einen hohen Zustand.

Während des nächsten MCLK-Zyklus ist kein Ausgangssignal gewünscht, und das AKTIVIERUNGS-Signal wird von den Flanken 60 bis 68 in einem niedrigen Zustand gehalten. Als ein Re­ sultat davon, daß das AKTIVIERUNGS-Signal niedrig gehalten wird, besitzt die nächste fallende Flanke des Signals nF_OUT bei der Flanke 66 keinen Effekt auf das taktakti­ vierte DFF 51, und das Signal verbleibt bei dem Punkt 71 bei dem vorhergehenden hohen Wert desselben.

Die nächste steigende Flanke des Signals nF_OUT bei der Flanke 67 besitzt keinen Effekt auf das ausgegebene Signal nFIFO_CLK und erzeugt keine Störimpulse aufgrund der fol­ genden Gründe. Die vorhergehende fallende Flanke des Sig­ nals nF_OUT trat auf, als sich das AKTIVTERUNGS-Signal in einem niedrigen Zustand befand. Dies läßt den Ausgangszu­ stand des taktaktivierten DFF 51 unverändert, d. h. das Signal bei dem Punkt 71 und daher das Signal bei dem Punkt 70. Der nicht veränderte Zustand des Signals bei den Punk­ ten 70 und 71 bedeutet, daß das steigende Takteingangssig­ nal in das DFF 54 keine Ausgangsänderungen aufgrund des vorhergehenden Eingangssignals mit steigender Flanke er­ zeugt, was dazu führt, daß das Signal bei dem Punkt 72 ebenso unverändert bleibt.

Der Effekt dieser nicht veränderten Zustände ermöglicht le­ diglich dann ein Ausgangssignal mit fallender Flanke der FWC-Schaltung 50, wenn das AKTIVIERUNGS-Signal hoch akti­ viert ist und das Signal nF_OUT von einem hohen Wert zu ei­ nem niedrigen Wert fällt. Sobald dies auftritt reaktiviert die nächste steigende Flanke des Signals F_OUT die FWC- Schaltung 50 ungeachtet des Zustands des AKTIVIERUNGS- Signals. Weitere steigende Flanken des Signals nF_OUT wer­ den keine falschen Ausgangssignale (Störimpulse) ungeachtet des Zustands des AKTIVIERUNGS-Signals erzeugen.

Der Betrieb der FWC-Schaltung kann in dem Zustandsdiagramm von Fig. 6 zusammengefaßt werden. In Fig. 6 verbleibt die FWC-Schaltung 50 ungeachtet eines Werts des nF_OUT-Signals in einem deaktivierten Zustand 80, bis das AKTIVIERUNGS- Signal in einen hohen Zustand geht. Sobald sich das AKTIVIERUNGS-Signal in einem hohen Zustand befindet, ver­ bleibt die Schaltung 50 in einem aktivierten Zustand 81, was ein hohes Signal nFIFO_CLK solange liefert, bis das Si­ gnal nF_OUT fällt oder das AKTIVIERUNGS7Signal in einen niedrigen Zustand geht. Ein in einen niedrigen Zustand ge­ hendes AKTIVIERUNGS-Signal läßt die Schaltung 50 in einen deaktivierten Zustand 80 zurückkehren. Ein fallendes Signal nF_OUT bringt die Schaltung 50 von dem aktivierten Zustand 81 zu einem Ausgabezustand 82, was ein niedriges Signal nFIFO_CLK liefert. Die Schaltung 50 verbleibt ungeachtet des Werts des AKTIVIERUNGS-Signals in dem Ausgabezustand 82, bis das Signal nF_QUT ansteigt. Sobald das Signal nF_OUT steigt, tritt die Schaltung 50 in den aktivierten Zustand 81, und das Signal nFIFO_CLK geht in einen hohen Zustand. Die Schaltung 50 kann nun einen deaktivierten Zu­ stand 80 treten, wenn das Signal AKTIVIERUNG in einen nied­ rigen Zustand geht, oder kann zu einem Ausgabezustand 82 zurückkehren, wenn das Signal nFIFO_CLK fällt.

Die FWC-Schaltung 50 kann mit beliebigen Komponenten, die diese Zustände liefern, und mit unterschiedlichen komple­ mentären Werten der Signale, die aus diesen Zuständen re­ sultieren, implementiert sein. Die Verwendung des taktakti­ vierten DFF 51 und der verwandten Schaltungskomponenten stellen lediglich ein solches Beispiel dar. Multiplexer 53 und 55 können beispielsweise mit herkömmlichen Zwei-Zu- Eins-Multiplexern oder anderen Schaltungen zum Auswählen unter Eingangsleitungen implementiert sein. Die Latches 54 und 56 können beispielsweise mit Flip-Flops oder anderen Typen von Schaltungen zum Speichern und Ausgeben von Zu­ ständen eines Eingangssignals implementiert sein. Der In­ verter 52 kann mit jeder beliebigen Schaltung zum Invertie­ ren eines Eingangssignals implementiert sein. Die FWC- Schaltung 50 kann ferner mit unterschiedlichen Typen von AKTIVIERUNGS-Signalen und Verzögerungsleitungssignalen und mit unterschiedlichen Typen von Verzögerungsstufen und Ver­ zögerungsleitungen verwendet werden.

Obwohl die vorliegende Erfindung in Verbindung mit einem exemplarischen Ausführungsbeispiel beschrieben ist, ist es offensichtlich, daß viele Modifikationen ohne weiteres Fachleuten offensichtlich sind, und diese Anmeldung soll alle Anpassungen und Variationen der Erfindung abdecken. Unterschiedliche Typen von Schaltungskomponenten, um die Funktionen des FIFO, der Latches, der Multiplexer, der In­ verter und der Verzögerungsstufenelemente zu Implementie­ ren, können verwendet werden, ohne von dem Schutzbereich der Erfindung abzuweichen.

Claims (20)

1. Taktsteuerschaltung zum Laden von Verzögerungsdaten in Verzögerungsschaltungen, mit folgenden Merkmalen:
einem taktaktivierten Zwischenspeicher (51), der ein Aktivierungssignal und ein Verzögerungsleitungssignal empfängt und ein Ausgangssignal aufweist;
einem Zwischenspeicher (54), der das Verzögerungslei­ tungssignal und das Ausgangssignal des taktaktivierten Zwischenspeichers empfängt; und
einem Multiplexer (53), der das Ausgangssignal des taktaktivierten Zwischenspeichers (51) empfängt und durch ein Ausgangssignal des Zwischenspeichers (54) gesteuert wird, zum Liefern eines Signals, um die Ver­ zögerungsdaten ansprechend auf das Aktivierungssignal und das Verzögerungssignal zu laden.

2. Schaltung gemäß Anspruch 1, bei der der taktaktivierte Zwischenspeicher (51) einen Rückkopplungsmultiplexer (55) aufweist, der mit einer Rückkopplungsschleife verbunden ist, um das Ausgangssignal des taktaktivier­ ten Zwischenspeichers (51) zu empfangen, wobei der Rückkopplungsmultiplexer (55) durch das Aktivierungs­ signal gesteuert ist.

3. Schaltung gemäß Anspruch 2, die ferner einen Inverter (52) aufweist, der zwischen einen Ausgang des taktak­ tivierten Zwischenspeichers (51) und den Rückkopp­ lungsmultiplexer (55) gekoppelt ist.

4. Schaltung gemäß Anspruch 3, bei der der Multiplexer (53) ein Ausgangssignal von dem Inverter empfängt.

5. Schaltung gemäß einem der vorhergehenden Ansprüche, bei der der taktaktivierte Zwischenspeicher (51) ein Flip-Flop (56) aufweist.

6. Schaltung gemäß einem der vorhergehenden Ansprüche, bei der der taktaktivierte Zwischenspeicher (51) ein konstäntes Ausgangssignal liefert, während derselbe einen speziellen Wert des Aktivierungssignals emp­ fängt.

7. Schaltung gemäß einem der vorhergehenden Ansprüche, die ferner eine erste Zuerst-Hinein-Zuerst-Hinaus- (FIFO-)Schaltung aufweist, die durch ein Ausgangs­ signal des Multiplexers getaktet wird.

8. Schaltung gemäß Anspruch 7, die ferner eine Verzöge­ rungsstufe (11) aufweist, die ein Haupttaktsignal emp­ fängt und das Verzögerungsleitungssignal liefert.

9. Schaltung gemäß Anspruch 7 oder 8, die ferner eine Torerzeugungslogik (51) aufweist, die das Aktivie­ rungssignal liefert.

10. Taktsteuerschaltung zum Laden von Verzögerungsdaten in Verzögerungsschaltungen, mit folgenden Merkmalen:
einem Eingang zum Empfangen eines Aktivierungssignals und eines Verzögerungsleitungssignals;
einem Ausgang zum Ausgeben eines verzögerten Taktsi­ gnals, das einen ersten und einen zweiten Zustand auf­ weist; und
einer Steuerschaltung, die wirksam mit dem Eingang verbunden ist, zum Liefern eines aktivierten Zustands, wenn sich das verzögerte Taktsignal in dem ersten Zu­ stand befindet, und eines Ausgabezustands, wenn sich das verzögerte Taktsignal in dem zweiten Zustand be­ findet, und zum Schalten zwischen dem aktivierten Zu­ stand und dem Ausgabezustand ansprechend auf die erste und die zweite Flanke des Verzögerungsleitungssignals.

11. Schaltung gemäß Anspruch 10, bei der die Steuerschal­ tung folgende Merkmale aufweist:
einen taktaktivierten Zwischenspeicher (51), der das Aktivierungssignal und das Verzögerungsleitungssignal empfängt und einen Ausgang aufweist;
einen Zwischenspeicher (54), der das Verzögerungslei­ tungssignal und das Ausgangssignal des taktaktivierten Zwischenspeichers empfängt; und
einen Multiplexer (53), der das Ausgangssignal des taktaktivierten Zwischenspeichers (51) empfängt und durch ein Ausgangssignal des Zwischenspeichers (54) gesteuert wird, zum Liefern eines Signals, um Verzöge­ rungsdaten ansprechend auf das Aktivierungssignal und das Verzögerungsleitungssignal zu laden.

12. Schaltung gemäß Anspruch 11, bei der der taktaktivier­ te Zwischenspeicher (51) einen Rückkopplungsmultiple­ xer (55) aufweist, der mit einer Rückkopplungsschleife verbunden ist, um das Ausgangssignal des taktaktivier­ ten Zwischenspeichers (51) zu empfangen, wobei der Rückkopplungsmultiplexer (55) durch das Aktivierungs­ signal gesteuert wird.

13. Schaltung gemäß Anspruch 12, die ferner einen Inverter (52) aufweist, der zwischen einen Ausgang des taktak­ tivierten Zwischenspeichers (51) und den Rückkopp­ lungsmultiplexer (55) gekoppelt ist.

14. Schaltung gemäß Anspruch 13, bei der der Multiplexer (53) ein Ausgangssignal des Inverters (52) empfängt.

15. Schaltung gemäß einem der Ansprüche 11 bis 14, bei dem der taktaktivierte Zwischenspeicher (51) ein Flip-Flop (56) aufweist.

16. Schaltung gemäß einem der Ansprüche 11 bis 15, bei dem der taktaktivierte Zwischenspeicher (51) ein konstan­ tes Ausgangssignal liefert, während derselbe einen speziellen Wert des Aktivierungssignals empfängt.

17. Schaltung gemäß einem der Ansprüche 11 bis 16, die ferner eine erste Zuerst-Hinein-Zuerst-Hinaus-(FIFO-) Schaltung aufweist, die durch ein Ausgangssignal des Multiplexers getaktet wird.

18. Schaltung gemäß Anspruch 17, die ferner eine Verzöge­ rungsstufe aufweist, die ein Haupttaktsignal empfängt und das Verzögerungsleitungssignal liefert.

19. Schaltung gemäß Anspruch 17 oder 18, die ferner eine Torerzeugungslogik aufweist, die das Aktivierungs­ signal liefert.

20. Verfahren zum Liefern von Signalen zur Verwendung beim Laden von Verzögerungsdaten in Verzögerungsschaltun­ gen, mit folgenden Schritten:
Empfangen eines Aktivierungssignals und eines Verzöge­ rungsleitungssignals;
Ausgeben eines verzögerten Taktsignals, das einen er­ sten und einen zweiten Zustand aufweist;
Liefern eines aktivierten Zustands, wenn sich das ver­ zögerte Taktsignal in dem ersten Zustand befindet, und Liefern eines Ausgabezustands, wenn sich das verzöger­ te Taktsignal in dem zweiten Zustand befindet; und
Schalten zwischen dem aktivierten Zustand und dem Aus­ gabezustand ansprechend auf die erste und die zweite Flanke des Verzögerungsleitungsslgnals.