DE10110624B4

DE10110624B4 - Integrierter Speicher mit mehreren Speicherbereichen

Info

Publication number: DE10110624B4
Application number: DE2001110624
Authority: DE
Inventors: Peter SCHRÖGMEIER; Stefan Dietrich; Sabine Schöniger; Christian Weis
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2010-04-08
Anticipated expiration: 2021-03-07
Also published as: DE10110624A1

Abstract

Integrierter Speicher mit den Merkmalen:
ein erster (1) Speicherbereich, der über einen angeschlossenen dritten (11) Datenbus mit einem Datum an eine vorgegebene Adresse beschreibbar ist, und ein zweiter (2) Speicherbereich, der über einen angeschlossenen vierten Datenbus (12) mit einem Datum an eine vorgegebene Adresse beschreibbar ist;
eine Dateneingangsschaltung (10), über die ein Datum an den dritten (11) und vierten (12) Datenbus anlegbar ist;
eine Auswahleinrichtung (14, 15), die eine erste (14) und zweite (15) Auswahlschaltung umfaßt, die Auswahleinrichtung (14, 15) zwischen dem Datenbus (11, 12) und dem ersten (1) und dem zweiten (2) Speicherbereich angeordnet ist, wobei die erste Auswahlschaltung (14) mit dem ersten (1) Speicherbereich und die zweite (15) Auswahlschaltung mit dem zweiten (2) Speicherbereich verbunden sind und in unmittelbarer Nähe zu dem ersten (1) und zweiten (2) Speicherbereich angeordnet sind;
– Treibervorrichtungen (3, 4), die zwischen der ersten (14) und zweiten (15) Auswahlschaltung...

Description

Die Erfindung betrifft einen integrierten Speicher mit einer Auswahlschaltung für mehrere Speicherbereiche.
Integrierte Speicher weisen üblicherweise Speicherzellen auf, die in einer Matrix angeordnet sind und über Zeilen- und Spaltenleitungen angesprochen werden können. Über Zeilenadressen kann auf die Zeilenleitungen und über Spaltenadressen auf die Spaltenleitungen zugegriffen werden. Dazu wird die Spaltenadresse mit Hilfe eines Adressdecoders verarbeitet. Der Adressdecoder wählt diejenigen Spaltenleitungen aus, an denen sich die adressierten Speicherzellen befinden, in die ein angelegtes Datum hineingeschrieben werden soll.
Bei besonders schnellen Speicherbausteinen werden Daten zum Schreiben synchron zu einem externen Takt an den Speicher angelegt, wobei Daten mit jeder steigenden und mit jeder fallenden Flanke in den Speicherbaustein übertragen werden. Dadurch kann die Datenrate gegenüber den früher üblichen Verfahren (einer Übertragung von Daten nur bei jeder steigenden bzw. fallenden Flanke) verdoppelt werden (Double-Datarate-Technologie).
Bei diesen schnellen integrierten Speichern ist vorgesehen, Daten mit geraden Adressen, d. h. Adressen bei denen der Adresswert geradzahlig ist, in einen ersten Speicherbereich und Daten mit ungeraden Adressen, d. h. Adressen, bei denen der Adresswert ungeradzahlig ist, in einen zweiten Speicherbereich zu schreiben. Bei einer binären Darstellung der jeweiligen Adresse bestimmt somit das niederwertigste Adressbit, ob es sich um eine gerade oder ungerade Adresse handelt.
Daten und Adressen werden an den integrierten Speicher im Wesentlichen gleichzeitig angelegt, so dass eine anliegende Adresse die Startadresse für das gleichzeitig angelegte Datum oder die Startadresse für mehrere Daten (z. B. bei einem Burst-Zugriff) angibt. Es kommt jedoch vor, dass es zwischen Adressen und Daten einen zeitlichen Versatz gibt. Aus diesem Grunde wird ein interner Takt für den integrierten Speicher vorgesehen, mit dessen Hilfe Adressen und Daten zeitgleich im Speicherbaustein zur Verfügung gestellt werden können. Da Adressen und Daten aufgrund der räumlichen Distanz der externen Anschlüsse an verschiedenen Stellen an den integrierten Speicher angelegt werden, spielen insbesondere bei hohen Datenübertragungsraten die Signallaufzeiten innerhalb der integrierten Schaltung eine wesentliche Rolle.
Es ist Aufgabe der Erfindung, einen integrierten Speicher vorzusehen, bei dem die Auswahl des Speicherbereichs für gerade und ungerade Adressen verbessert wird, insbesondere bei dem der negative Einfluss der Signallaufzeiten innerhalb der integrierten Schaltung reduziert wird.
Diese Aufgabe wird durch den integrierten Speicher nach Anspruch 1 gelöst. Weitere vorteilhafte Ausgestaltungen werden in den abhängigen Ansprüchen angegeben.
Erfindungsgemäß ist ein integrierter Speicher mit einem ersten Speicherbereich und einem zweiten Speicherbereich vorgesehen, die über einen angeschlossenen Datenbus mit einem Datum an einer vorgegebenen Adresse beschreibbar sind. Das Datum kann über eine Dateneingangsschaltung an den Datenbus angelegt werden. Zwischen dem Datenbus und dem ersten Speicherbereich und zwischen dem Datenbus und dem zweiten Speicherbereich ist eine Auswahleinrichtung angeordnet, um jeweils abhängig von der angelegten Adresse das Datum an den ersten oder den zweiten Speicherbereich anzulegen.
Der Vorteil dieses integrierten Speichers besteht darin, dass mehr Zeit für die Decodierung der Adresse und für die Über tragung der Adresse zu dem jeweiligen Speicherbereich zur Verfügung gestellt werden kann, da die Auswahl, welches Datum in den jeweiligen Speicherbereich geschrieben wird, bei jeder Treibervorrichtung einzeln erfolgt.
Erfindungsgemäß ist weiterhin vorgesehen, dass an der Auswahlschaltung, die die auf dem Datenbus anliegenden Daten dem jeweiligen Speicherbereich zuweist, das niederwertigste Adressbit der Adresse vor den Daten anliegt, damit die Daten korrekt zugeordnet werden können. Da nach der Synchronisation die Daten eine gewisse Laufzeit bis zum jeweiligen Speicherbereich benötigen, werden die Auswahlschaltungen in die Nähe der jeweiligen Speicherbereiche platziert. Auf diese Weise steht den Adresssignalen, insbesondere des niederwertigsten Adressbits, mehr Zeit zur Verfügung, um an die Auswahlschaltung zu gelangen, bevor die der Adresse zugeordneten Daten die Auswahlschaltung erreichen.
Erfindungsgemäß ist weiterhin vorgesehen, dass die Auswahleinrichtung Auswahlschaltungen aufweist, die unmittelbar vor einem zugehörigen Speicherbereich angeordnet ist, um zwischen dem Schalten der Auswahlschaltung und dem Schreiben in den Speicherbereich einen möglichst geringen Zeitversatz zu haben.
Beim Anlegen der Daten über die Eingangsschaltung relativ zum externen Taktsignal ist ein zeitlicher Versatz gegeben, d. h. die Daten kommen um bis zu einem Viertel der Taktperiode früher oder später. Die Adresse liegt jedoch immer mit der steigenden Flanke des externen Taktsignals an. Häufig werden Daten in einem sogenannten Burst-Zugriff geschrieben, bei dem eine Startadresse angelegt wird, von der aus beginnend die nachfolgend übertragenen Daten in einen zusammenhängenden Speicherabschnitt geschrieben werden. Im integrierten Speicher werden dann die nacheinander übertragenen Daten in den ersten bzw. zweiten Speicherbereich für die geraden Adressen bzw. die ungeraden Adressen und danach in den zweiten bzw. ersten Speicherbereich für die ungeraden Adressen bzw. geraden Adressen u. s. w. geschrieben.
Versucht man nun direkt mit dem niederwertigsten Adressbit der Adresse, die vorzugsweise mit einer steigenden Flanke des internen Taktes anliegt, die Entscheidung darüber zu treffen, ob das jeweilige Datum in den geraden oder ungeraden Speicherbereich geschrieben werden soll, so entstehen Probleme aufgrund des zeitlichen Versatzes der anliegenden Daten. Insbesondere ist dies dann der Fall, wenn mit aufeinander folgenden Flanken des Taktsignals verschiedene Adressen übergeben werden. Aus diesem Grunde werden die externen Daten zuerst bezüglich einem internen Taktsignal synchronisiert. Nach der Synchronisation stehen Daten und Adresse zwar zueinander synchronisiert zur Verfügung, die Daten und die Adressen liegen jedoch an verschiedenen Stellen in dem integrierten Speicher vor.
Die Erfindung wird im Folgenden anhand der folgenden Zeichnungen näher erläutert. Es zeigen:
1 einen integrierten Speicher mit einer Auswahlschaltung gemäß dem Stand der Technik; und
2 ein integrierter Speicher mit einer Auswahlschaltung nach einer Ausführungsform der Erfindung.
1 zeigt einen integrierten Speicher mit einem ersten Speicherbereich 1 für Daten mit geraden Adressen und einem zweiten Speicherbereich 2 für Daten mit ungeraden Adressen. Aufeinander folgende Adressen werden nicht in einem Speicherbereich mit zusammenhängend adressierbaren Speicherzellen, sondern in nach Geradzahligkeit oder Ungeradzahligkeit des Adresswertes unterschiedenen Speicherbereichen gespeichert. Der Grund hierfür besteht darin, dass die Schreib- und Lesegeschwindigkeit des Speichers erhöht werden kann, insbesondere, wenn Daten in aufeinander folgende Adressen geschrieben oder ausgelesen werden sollen.
Die Speicherzellen sind in den Speicherbereichen 1, 2 so angeordnet, dass sie durch Zeilenleitungen und Spaltenleitungen adressiert werden. Die Daten werden dabei üblicherweise an die adressierte Spaltenleitung angelegt, an der sich die zu adressierende Speicherzelle befindet. Das Datum wird dann geschrieben, wenn die entsprechende Zeilenleitung aktiviert ist.
Zum Treiben der Spaltenleitungen sind für den ersten Speicherbereich 1 eine erste Treibervorrichtung 3 und zum Treiben der Spaltenleitungen des zweiten Speicherbereiches 2 eine zweite Treibervorrichtung vorgesehen. Die erste und die zweite Treibervorrichtung 3, 4 sind mit einer ersten Adressdecoderschaltung 5 und einer zweiten Adressdecoderschaltung 6 verbunden. Die erste und die zweite Adressdecoderschaltung 5, 6 wählen gemäß einer Adresse A die Spaltenleitungen aus, auf denen das zu schreibende Datum anliegen soll. An dem ersten und zweiten Adressdecoder 5, 6 liegen jeweils über die Adressleitungen A1–AN die Adresse an, in die die angelegten Daten geschrieben werden sollen. Die Adressleitungen A1–AN sind mit einer Adresseingangsschaltung 16 verbunden, an der die externe Adresse A anliegt. Die erste Adressdecoderschaltung 5 und die zweite Adressdecoderschaltung 6 können auch in einer gemeinsamen Adressdecoderschaltung realisiert werden.
Um die zu schreibenden Daten an die adressierten Spaltenleitungen anzulegen, ist die erste Treibervorrichtung 3 mit einem ersten Datenbus 7 und die zweite Treibervorrichtung 4 mit einem zweiten Datenbus 8 verbunden. Über einen Datenkanal 9 werden Datenpakete von externer Quelle an eine Eingangsschaltung 10 angelegt und Daten mit jeder steigenden und fallenden Flanke übertragen. In der Eingangsschaltung 10 werden jeweils zwei Daten, die mit der steigenden und der darauffolgenden fallenden Flanke des externen Taktsignals empfangen wurden, parallelisiert. Die Eingangsschaltung 10 legt die Daten, die bei der steigenden Flanke des Taktsignals anlie gen, auf einen dritten Datenbus 11 und die Daten, die bei einer fallenden Flanke anliegen, auf einen vierten Datenbus 12.
Der integrierte Speicher stellt ein internes Taktsignal zur Verfügung. Die Eingangsschaltung 10 synchronisiert die über den Datenkanal 9 empfangenen Daten zu dem internen Taktsignal. Die Adresseingangsschaltung synchronisiert die extern anliegende Adresse A ebenfalls auf den internen Takt, so dass Daten und Adressen jeweils synchron zu dem internen Taktsignal jedoch an verschiedenen Stellen des integrierten Speichers vorliegen.
Der dritte Datenbus 11 und der vierte Datenbus 12 sind mit einer Auswahlschaltung 13 verbunden. Die Auswahlschaltung hat als einen Eingang eine mit der Adresseingangsschaltung 16 verbundene Adressleitung A0, an der jeweils das niederwertigste Adressbit der aus mehreren Bits bestehenden Adresse A anliegt. Je nach Wert des niederwertigsten Adressbits werden entweder die Daten auf dem dritten Datenbus 11 auf den ersten Datenbus 7 und die Daten auf dem vierten Datenbus 12 auf den zweiten Datenbus 8 gelegt oder die Daten auf dem dritten Datenbus 11 auf den zweiten Datenbus 8 und die Daten auf dem vierten Datenbus 12 auf den ersten Datenbus 7 gelegt.
Üblicherweise befinden sich in einem integrierten Speicher eine Vielzahl von Speicherbereichen, die mit jeweils einer Treibervorrichtung versehen sind. Aufgrund der Größe der Speicherbereiche liegen die Treibervorrichtungen mit einiger Entfernung auseinander, so dass die Datenbusse zum Zuführen der jeweils zu schreibenden Daten an die Speicherbereiche sehr verzweigt sind. Das macht es üblicherweise notwendig, dass die Auswahlschaltung 13 in der Nahe der Eingangsschaltung 10 angeordnet sein muss, damit die Verzweigung der Datenbusse 7, 8 möglichst effizient durchgeführt werden kann.
2 zeigt eine Ausführungsform des erfindungsgemäßen integrierten Speichers, wobei gleiche Elemente mit gleichen Bezugszeichen versehen sind.
Ebenso wie in 1 gezeigt, weist der integrierte Speicher in 2 einen ersten Speicherbereich 1 und einen zweiten Speicherbereich 2 auf. Erster und zweiter Speicherbereich 1, 2 sind mit der ersten Treibervorrichtung 3 und der zweiten Treibervorrichtung 4 verbunden. Die erste und zweite Treibervorrichtung 3, 4 sind jeweils mit einem Adressdecoder 5, 6 verbunden, an die die externe Spaltenadresse über die Adressleitungen A1–AN angelegt ist. Die in die Speicherbereiche 1, 2 zu schreibenden Daten werden über den Datenkanal 9 von der Eingangsschaltung 10 empfangen und auf den dritten Datenbus 11 und den vierten Datenbus 12 gelegt, so dass die mit der steigenden Flanke des externen Taktsignals empfangenen Daten auf dem dritten Datenbus 11 und die mit der fallenden Flanke empfangenen Daten auf den vierten Datenbus 12 gelegt werden.
Erfindungsgemäß werden nun der dritte Datenbus 11 und der vierte Datenbus 12 über die integrierte Speicherschaltung so verteilt, dass sie an jeder der Treiberschaltungen 3, 4 zur Verfügung stehen. Weiterhin ist nun anstelle einer gemeinsamen Auswahlschaltung 13 an der ersten Treibervorrichtung 3 eine erste Auswahlschaltung 14 und an der zweiten Treibervorrichtung 4 eine zweite Auswahlschaltung 15 vorgesehen. Die erste und die zweite Auswahlschaltung 14, 15 sind in dem integrierten Speicher sehr dicht an den jeweiligen Treibervorrichtungen 3, 4 angeordnet, so dass die Daten von den Auswahleinrichtungen 14, 15 nur mit einer geringen zeitlichen Verzögerung zu der jeweiligen Treibervorrichtung 3, 4 gelangen können. Die erste Auswahleinrichtung 14 und die zweite Auswahleinrichtung 15 sind durch das niederwertigste Adressbit auf der dafür vorgesehenen Adressleitung A0 gesteuert.
Beträgt der Wert des Adressbits A0 ”0”, so liegt die erste Auswahleinrichtung 14 dem dritten Datenbus 11 an die Treiber vorrichtung 3 an und die zweite Auswahleinrichtung 15 die Daten auf den vierten Datenbus 12 an die zweite Treibervorrichtung 4 an. Beträgt der Wert des Adressbits A0 ”1”, so werden die Daten auf dem vierten Datenbus 12 über die erste Auswahleinrichtung 13 an die erste Treibervorrichtung 3 angelegt. Die Daten an dem dritten Datenbus 11 werden dann über die zweite Auswahleinrichtung 14 an die zweite Treibervorrichtung 4 angelegt. Auf diese Weise wird erreicht, dass aufeinander folgende Daten auf dem Datenkanal 9 in die beiden verschiedenen Speicherbereiche 1, 2 hineingeschrieben werden.
Der erste Adressdecoder 5 und der zweite Adressdecoder 6 werden über die übrigen Adressbits auf den Adressleitungen A1–A0 so angesteuert, dass gemäß einer vorbestimmten Funktion das zuerst übertragene Datum in eine durch die Adressbits angegebene Adresse entweder in den ersten Speicherbereich 1 oder den zweiten Speicherbereich 2 geschrieben wird und das darauf folgende Datum, das auf dem vierten Datenbus 12 anliegt, entweder in die logisch darauf folgende Speicheradresse oder die logisch darunter liegende Speicheradresse geschrieben wird.
Damit ein Schreibvorgang in die Speicherbereiche 1, 2 durchgeführt werden kann, müssen die Spaltenleitungen durch die jeweiligen Treibervorrichtungen 3, 4 über die entsprechenden Adressdecoder 5, 6 angesteuert werden, bevor das in dieser Speicherzelle zu speichernde Datum an der jeweiligen Treibervorrichtung 3, 4 anliegt. Dies stellt insbesondere ein Problem dar, da gemäß der Spezifikation (z. B. der Double-Datarate-Technologie) die durch die Eingangsschaltung 10 empfangenen Daten synchron zu einem externen Taktsignal empfangen werden, während die dazugehörige Adressinformation gegenüber dem externen Taktsignal um bis zu einem Viertel der Taktperiode früher oder später anliegen darf. Vor dem Hintergrund, dass in dem integrierten Speicher die externen Signale an verschiedenen Stellen zur Verfügung gestellt werden, kommt es aufgrund der dadurch notwendigen Leitungslängen zu Signallaufzeiten, die nicht vernachlässigbar sind. Damit die jewei lige Auswahlschaltung 14, 15 stets die Daten in korrekter Zuordnung auf dem durch das Adressbit A0 ausgewählten Datenbus 11, 12 an die Treibervorrichtung 3, 4 anlegt, muss das niederwertigste Adressbit A0 vor dem Eintreffen der Daten anliegen. Dies ist insbesondere dann schwierig zu realisieren, wenn die Eingangsschaltung 10 zum Empfang der externen Daten unmittelbar in der Nähe der Anschlüsse für die externen Daten angeordnet ist und aufgrund der notwendigen Verzweigungen der Datenbusse, wie in Zusammenhang mit 1 erläutert, die gemeinsame Auswahlschaltung 13 vor den notwendigen Verzweigungen in der Nähe der jeweiligen Eingangsschaltung 10 angeordnet ist. In diesem Fall muss das niederwertigste Adressbit von dem an einer anderen Stelle des integrierten Speichers angeordneten Adresseingangs über die entsprechende Adressleitung A0 zu der Auswahlschaltung 13 geführt werden, was die Laufzeit T1 benötigt. Bisher werden aus diesem Grunde die empfangenen Daten entweder in der Eingangsschaltung 10 oder kurz danach künstlich verzögert, um zu gewährleisten, dass die Auswahlschaltung 13 mit Hilfe des anliegenden niederwertigsten Adressbits so angesteuert wird, dass die Daten, die mit der steigenden Taktflanke empfangen wurden und die Daten, die mit der fallenden Taktflanke empfangen wurden, jeweils dem adressierten Speicherbereich 1, 2 zugeordnet werden.
Da die Auswahlschaltung 13 bei 1 in der Nähe der Eingangsschaltung 10 angeordnet ist, weisen der erste Datenbus 7 und der zweite Datenbus 8 (1) eine nicht zu vernachlässigende Länge auf, die eine bestimmte Laufzeit T2 bedingt. Frühestens liegen also die Daten an der jeweiligen Treibervorrichtung 3, 4 nach einer Zeitdauer von T1 + T2 an. Es steht dem jeweiligen Adressdecoder 5, 6 dann diese Zeitdauer T1 + T2 zur Verfügung, um die anliegenden Spaltenadressen zu decodieren und über die jeweilige Treibervorrichtung 3, 4 die entsprechenden Spaltenleitungen zu adressieren. Die Adressdecoder 5, 6 und die daran angeschlossenen Adressleitungen A1–AN haben eine Laufzeit von T3. Es ist also vorzusehen, dass die Adressdaten, insbesondere das niederwertigste Adressbit A0 an der Auswahlschaltung 13 anliegt, bevor die Daten die Eingangsschaltung 10 sowie den dritten Datenbus 11 und den vierten Datenbus 12 passiert haben. Dies ist zeitkritisch und macht es aus diesem Grunde notwendig, eine Zeitverzögerung einzuführen, mit die Daten vor Erreichen der Auswahlschaltung 13 verzögert werden können. Die zeitliche Verzögerung muss dabei mindestens T1 betragen, damit das niederwertigste Adressbit die Auswahlschaltung 13 vor den jeweiligen Daten erreicht.
Die erfindungsgemäße Schaltung sieht nun vor, die zeitliche Bedingung zu entspannen, und die Zeitdauer, die zur Verfügung steht, um das niederwertigste Adressbit A0 an die jeweilige Auswahlschaltung 14, 15 anzulegen, zu vergrößern. Dadurch, dass die jeweiligen Auswahlschaltungen 14, 15 in die Nähe der Treibervorrichtung 3, 4 angeordnet werden, beträgt die Laufzeit der Datensignale über den dritten Datenbus 11 und den vierten Datenbus 12 sowie durch die Eingangsschaltung 10 T2, wodurch dem Adressbit A0 mehr Zeit zur Verfügung steht, die jeweilige Auswahlschaltung 14, 15 zu erreichen. Auf eine künstliche Verzögerung der Daten z. B. in der Eingangsschaltung 10 kann u. U. sogar gänzlich verzichtet werden, wenn T2 größer als T1 ist. Es ist lediglich vorzusehen, dass anstelle einer gemeinsamen Auswahlschaltung 13, die in der Nähe der Eingangsschaltung 13 angeordnet ist, jeweils eine Auswahlschaltung 14, 15 an jeder Treibervorrichtung 3, 4 angeordnet ist.
Das kritische Timing ergibt sich also daraus, dass das niederwertigste Adressbit vor den Daten an der jeweiligen Auswahlschaltung anzulegen ist, so dass das jeweils richtige Datum des dritten Datenbusses 11 und des vierten Datenbusses 12 an den entsprechenden Speicherbereich 1, 2 weitergegeben wird. Die Auswahleinrichtungen 14, 15 sind also erfindungsgemäß weiter in Richtung des Datenempfängers, d. h. des Speicherbereichs 1, 2, verschoben. Die Laufzeit der Daten wird dadurch nicht verändert, da die absolute Leitungslänge unver ändert bleibt. Insbesondere wenn die Adresssignale mit einer geringen zeitlichen Verschiebung kleiner als einem Viertel der Taktperiode später als die Datensignale anliegen, ist eine solche Anordnung vorteilhaft.

1: Speicherbereich
2: Speicherbereich
3: erste Treibervorrichtung
4: zweite Treibervorrichtung
5: erster Adressdecoder
6: zweiter Adressdecoder
7: erster Datenbus
8: zweiter Datenbus
9: Datenkanal
10: Eingangsschaltung
11: dritter Datenbus
12: vierter Datenbus
13: Auswahlvorrichtung
14: erste Auswahlvorrichtung
15: zweite Auswahlvorrichtung
16: Adresseingangsschaltung
A1–AN: Adressbits
A1: niederwertigstes Adressbit
DQ: Daten

Claims

Integrierter Speicher mit den Merkmalen: ein erster (1) Speicherbereich, der über einen angeschlossenen dritten (11) Datenbus mit einem Datum an eine vorgegebene Adresse beschreibbar ist, und ein zweiter (2) Speicherbereich, der über einen angeschlossenen vierten Datenbus (12) mit einem Datum an eine vorgegebene Adresse beschreibbar ist; eine Dateneingangsschaltung (10), über die ein Datum an den dritten (11) und vierten (12) Datenbus anlegbar ist; eine Auswahleinrichtung (14, 15), die eine erste (14) und zweite (15) Auswahlschaltung umfaßt, die Auswahleinrichtung (14, 15) zwischen dem Datenbus (11, 12) und dem ersten (1) und dem zweiten (2) Speicherbereich angeordnet ist, wobei die erste Auswahlschaltung (14) mit dem ersten (1) Speicherbereich und die zweite (15) Auswahlschaltung mit dem zweiten (2) Speicherbereich verbunden sind und in unmittelbarer Nähe zu dem ersten (1) und zweiten (2) Speicherbereich angeordnet sind; – Treibervorrichtungen (3, 4), die zwischen der ersten (14) und zweiten (15) Auswahlschaltung (14, 15) und dem ersten (1) und zweiten (2) Speicherbereich angeordnet sind; – Ein dritter (11) Datenbus, der zwischen der Dateneingangsschaltung (10) und der Auswahlschaltung (14) angeordnet ist, und ein vierter (12) Datenbus, der zwischen der Dateneingangsschaltung (10) und der Auswahlschaltung (15) angeordnet ist, wobei ein Datum von der Dateneingangsschaltung (10) bis zu einer der Auswahlschaltungen (14, 15) eine zweite Zeit (T2) benötigt; – Ein Adressbus (A), der zwischen der Adresseingangsschaltung (16) und der Auswahleinrichtung (14, 15) angeordnet ist, wobei ein Adressdatum innerhalb einer ersten Zeit (T1) von der Adresseingangsschaltung (16) bis zu der Auswahleinrichtung (14, 15) benötigt und daß die Länge des Datenbusses (11, 12) und die Länge des Adressbusses (A) in der Weise gewählt sind, daß die zweite Zeit (T2) größer als die erste Zeit (T1) ist.
Integrierter Speicher nach Anspruch 1, wobei die Adresse mehrere Adressbits aufweist, und wobei die jeweiligen Auswahlschaltungen (14, 15) abhängig von dem niederwertigsten Adressbit das Datum das Datum an den ersten und zweiten Speicherbereich anlegt.
Integrierte Schaltung nach einem der Ansprüche 1 bis 2, wobei auf dem Datenbus (11, 12) ein erstes Datum und ein zweites Datum zur Verfügung gestellt wird, wobei die Auswahleinrichtung (14, 15) abhängig von der angelegten Adresse das erste Datum an den einen Speicherbereich und das zweite Datum an den anderen Speicherbereich anlegt.