DE10109558C1 - Empfängerseitige Zusatzschaltung für den Boundary Scan bei der Datenübertragung mit differentiellen Signalen - Google Patents

Abstract

Für integrierte Schaltkreise mit differentiellen Dateneingängen wird eine Eingangsschaltung vorgeschlagen, die im Zuge eines Boundary Scan-Tests eine Unterbrechung in einer oder in beiden Signalzuführung(en) eindeutig erkennbar macht.

Description

Der Anmeldungsgegenstand betrifft eine Eingangsschaltung zur Detektion einer Unterbrechung in einer differentiellen Sig­ nalzuführung.

Für die Prüfung der gelöteten Verbindungen zwischen verschie­ denen Bausteinen ICs (Integrated Circuit) auf den Baugruppen wird in der Regel der sog. Boundary Scan verwendet. Boundary Scan (BSc) ist eine im Baustein integrierte Testlogik, die als Testhilfe für den Baustein- und Baugruppentest dient. Boundary Scan ist von IEEE standardisiert worden /1/: "IEEE Standard Test Access Port and Boundary-Scan Architecture, IEEE Std 1149.1-1990 (includes IEEE Std 1149.1a-1993), vom 21. Okt. 1993, herausgegeben vom IEEE Institute of Electrical and Electronics Engineers, Inc., New York". Die BSc- Architektur besteht aus einem Schieberegister (BSc-Register), das zwischen Anschlußpins und interner Logik so eingefügt ist, daß das Signal im Normalbetrieb durch einen zusätzlichen Multiplexer geführt wird.

Fig. 1 zeigt das Prinzip des Boundary Scan und die Anwendung beim Test von Verbindungsleitungen auf einer Baugruppe. Zwi­ schen den Eingangspins E1 bis En und der Kernlogik CL (für: Core Logic) eines Bausteins IC1 (für: Integrated Circuit) be­ finden sich die Boundary Scan-Eingangszellen BScIN und zwi­ schen der Kernlogik und den Ausgangspins A1.1 bis An die Boundary Scan-Ausgangszellen BScOUT. Die BSc-Zellen BScIN und BScOUT bilden die einzelnen Speicherzellen des Schieberegis­ ters. Das Schieberegister kann seriell über den Eingang TDI (test data in) oder parallel über die Eingangspins E1 bis En geladen werden, ebenso können die Ausgangsdaten seriell am Ausgang TDO (test data out) oder parallel an den Ausgängen A1.1 bis An abgenommen werden. In Fig. 1 ist als Beispiel der Test der Verbindungen zwischen den Ausgängen A1.1 bis An von IC1 und den Eingängen E1 bis En von Baustein IC2 gezeigt. Da­ zu wird über den Eingang TDI von IC1 ein Testbitmuster se­ riell in das Schieberegister eingeschoben, bis es an den BSc- Ausgangszellen BScOUT von IC1 erscheint, dann als paralleles Bitmuster an IC2 übertragen, dort von den BSc-Eingangszellen BScIN übernommen und seriell über das Schieberegister von IC2 am Ausgang TDO herausgeschoben und dann vom Testsystem analy­ siert. Die Kernlogik ist während dieses Tests vom BSc- Register logisch getrennt.

Fig. 2 zeigt das Prinzip einer Datenübertragung mit differen­ tiellen Leitungen. Der Sendebaustein SB mit der Ausgangstrei­ berstufe AT sendet an den Pins A1.1 und A1.2 zueinander kom­ plementäre Signale, z. B. an A1.1 eine logische "1" und an A1.2 eine logische "0". Die Leitungen L1 und L2 sind am Emp­ fängerbaustein EB jeweils mit einem Abschlußwiderstand RT1 bzw. RT2 an das Abschlußpotential VTT angeschlossen, das von einer Spannungsquelle UTT geliefert wird. Es sind auch diffe­ rentielle Übertragungen ohne das Abschlußpotential möglich, so daß die Widerstände in Reihe geschaltet sind und zu einem zusammengefaßt werden können. Da bei den heute meistverwende­ ten CMOS-Technologien in der Regel die Ausgangsstufen beim Sendebaustein geschaltete Stromquellen und damit hochohmig sind, können aber bei fehlender Anbindung an ein Abschlußpo­ tential eventuelle Gleichtaktstörungen schlecht bedämpft wer­ den, so daß für schnelle Datenübertragungen meist die Varian­ te mit Abschlußpotential zum Einsatz kommt. Eine solche Stromquelle liefert z. B. am Pin A1.1 den Strom J1, der an RT1 einen entsprechenden Spannungsabfall erzeugt, und zieht in den Pin A1.2 einen Strom J2, der an RT2 einen entsprechenden Spannungsabfall erzeugt. Der Eingangskomparator K1 detektiert die Spannungsdifferenz über RT1 und RT2. Beim komplementären Pegel kehren sich die Stromrichtungen um. (Anmerkung: Bei dem weiter unten beschriebenen LVDS (low voltage differential signalling)-Standard ist J2 = J1, so daß die Ausgangsstufe source- und sinkfähig ist. Bei dem ebenfalls weiter unten be­ schriebenen CML (current mode logic)-Standard ist die Aus­ gangsstufe nur source- oder sinkfähig - je nach schaltungs­ technischer Realisierung - und es fließt nur in einer Leitung ein Strom, während die andere Leitung stromlos ist. Der Strom fließt dann über den Mittenabgriff C.)

Bei CMOS-Bausteinen erfolgt die Verarbeitung der logischen Signale intern als Eintaktsignale, d. h. jedem Signal ist nur eine Leitung zugeordnet, deren Pegel auf ein Nullpotential (Masse) bezogen ist. Für die Übertragung von Baustein zu Bau­ stein verwendet man bei hohen Datenraten jedoch meistens dif­ ferentielle Signale. Um zu vermeiden, daß die Ein- und Aus­ gangsschaltungen, die die differentiellen Signale empfangen bzw. erzeugen, durch die zusätzliche Logik für den Boundary Scan belastet werden und die Qualität der übertragenen Signa­ le somit beeinträchtigt wird, speist man die Daten im Bounda­ ry Scan-Betrieb sendeseitig vor dem Ausgangstreiber als Ein­ taktsignale ein und verarbeitet ebenso empfangsseitig die Da­ ten nach dem Eingangsbuffer als Eintaktsignale weiter. Dies ist im Fig. 3 gezeigt; BScOUT ist die Boundary Scan-Zelle vor dem Ausgangstreiber, BScIN die entsprechende Zelle nach dem Eingangskomparator. Es können also nicht beide Leitungen ei­ nes differentiellen Signals auf Senderseite separat angesteu­ ert und auf Empfangsseite separat ausgewertet und somit auch nicht beide Verbindungsleitungen auf der Baugruppe unabhängig voneinander geprüft werden.

Um trotzdem im Prüffeld beide differentiellen Leitungen prü­ fen zu können, wurden teilweise zusätzliche Prüfverfahren an­ gewendet. Es wurden z. B. die betreffenden Leitungen auf der Baugruppe mit Nadeln kontaktiert, darauf Ströme eingeprägt und mit Hilfe von zusätzlichen Pins beim Sende- und/oder Emp­ fangsbaustein der Spannungsabfall an den Eingangsschutzdio­ den, Eingangswiderstände usw. geprüft. Solche zusätzlichen Prüfverfahren verursachen aber hohe Kosten. Zudem setzt die Kontaktierung mit Nadeln voraus, daß die Leitungen an der Oberfläche der Baugruppe zugänglich sind. Bei den neuen Bau­ gruppentechnologien kommen nun sog. µ-Vias zum Einsatz, d. h. die Durchkontaktierungen (Vias) zwischen Leitungen in ver­ schiedenen Verdrahtungsebenen werden nicht wie bisher durch die ganze Baugruppe gebohrt, sondern nur noch zwischen den Ebenen, in denen diese Leitungen liegen. Besonders Leitungen für hochbitratige Verbindungen werden dann nur noch in innen­ liegenden, geschirmten Ebenen geführt, und, da bei den Bau­ steinen für hohe Bitraten bevorzugt Ball-Grid Array-Gehäuse zum Einsatz kommen, bei denen die Anschlüsse auf der Unter­ seite des Bausteins verlötet werden und somit ebenfalls nicht mehr zugänglich sind, besteht keine Möglichkeit mehr, diese Leitungen mit Nadeln zu kontaktieren.

Ist bei einer differentiellen Verbindung nach Fig. 2 eine der beiden Leitungen unterbrochen, z. B. durch einen Haarriß oder nicht angelötete Pins bzw. Balls, so kann beim Boundary Scan diese Unterbrechung nicht eindeutig erkannt werden. Dies wird im Folgenden an Hand von Funktionsbeschreibungen von LVDS- und CML-Schaltungen näher erläutert.

Für die schnelle elektrische Datenübertragung zwischen Bau­ steinen auf einer Baugruppe oder über eine Rückwand auf eine andere Baugruppe haben sich verschiedene Interface-Standards herausgebildet wie ECL (emitter coupled logic), GTL (gunning transceiver logic), CML, LVDS usw. Bei diesen Standards sind jeweils die Spannungspegel bzw. Ausgangsströme, Abschlußwi­ derstände und ähnliches genormt. Die Ausgangsschaltungen des Sendebausteins arbeiten dabei häufig als geschaltete Strom­ quellen, die an den Abschlußwiderständen einen entsprechenden Spannungshub erzeugen, der sich bei diesen Standards in der Regel bei einigen hundert mV bewegt.

Bei hohen Datenraten und CMOS kommen vor allem LVDS (low vol­ tage differential signaling) /2/ "IEEE Standard for Low- Voltage Differential Signals (LVDS) for Scalable Coherent In­ terface (SCI), IEEE Std 1596.3-1996, vom 31. Juli 1996, he­ rausgegeben vom IEEE Institute of Electrical and Electronics Engineers, Inc., New York" und CML zum Einsatz. Fig. 4 zeigt die Funktionsweise von LVDS, Fig. 5 die Funktionsweise von CML.

Bei LVDS-Verbindungen erfolgt beim Empfänger der Abschluß durch einen 100 Ω-Widerstand zwischen den differentiellen Leitungen, wobei dieser Widerstand häufig in zwei in Serie geschaltete 50 Ω-Widerstände aufgeteilt und der entstehende Mittenanschluß auf ein Festpotential gelegt wird (bei LVDS 1.2 V), um Gleichtaktstörungen auf den Leitungen zu bedämpfen (Fig. 4). Diese Abschlußwiderstände sind bei modernen CMOS- Technologien in der Regel im Baustein integriert. Bei LVDS fließt beim Senden einer logischen "1" Strom vom Sender aus Pin A1.1 durch die Widerstände RT1 und RT2 zum Pin A1.2 des Senders zurück. Der Empfänger detektiert die Spannungsdiffe­ renz an den Widerständen und der Eingangsbuffer wandelt sie wieder in logische Pegel um. Beim Senden einer logischen "0" kehrt sich die Stromrichtung und damit das Vorzeichen des Spannungsabfalls an RT1 und RT2 um.

Jetzt sei die Leitung L2 unterbrochen, z. B. durch einen Haarriß auf der Baugruppe oder durch einen nicht angelöteten Pin. Dann fließt im Fall einer logischen "1" der Ausgangs­ strom über RT1 zur Spannungsquelle UTT von 1.2 V. An RT1 ent­ steht der gleiche Spannungsabfall wie vorher. An RT2 entsteht kein Spannungsabfall. Der Eingangskomparator erhält an seinem Eingang jetzt zwar nur den halben Hub, wird aber die "1" kor­ rekt detektieren. Im Fall einer "0" am Senderausgang kehrt sich die Stromrichtung und damit das Vorzeichen des Span­ nungsabfalls an RT1 um; RT2 ist wieder stromlos. Vom Ein­ gangskomparator wird die "0" korrekt detektiert. Es kann also hinter dem Eingangskomparator nicht erkannt werden, daß eine der beiden differentiellen Leitungen unterbrochen ist. Die differentielle Übertragung wird in diesem Fall auf eine Ein­ taktübertragung reduziert. Bei hohen Datenraten oder Taktfre­ quenzen entstehen dann wegen der verminderten Reserve Bitfeh­ ler.

Bei CML (Fig. 5) ist je nach logischem Sendepegel entweder die eine oder andere Leitung stromführend, während die je­ weils andere stromlos ist. An den Eingängen E1.1 und E1.2 sind die differentiellen Signalleitungen mit den Abschlußwi­ derständen RT1 und RT2 verbunden, deren andere Anschlüsse an ein gemeinsames Abschlußpotential VTT geführt sind. Dieses Abschlußpotential ist in vielen Fällen die Versorgungsspan­ nung VDD des Bausteins. Es kann auch ein niedrigeres Abschlußpotential verwendet werden, z. B. um Verlustleistung zu sparen - in diesem Fall wird das Abschlußpotential über einen separaten Pin von außen zugeführt - oder um den Ein­ gangsempfänger in einen optimalen Arbeitspunkt zu bringen - in diesem Fall kann das Abschlußpotential entweder im Bau­ stein erzeugt oder über einen separaten Pin von außen zuge­ führt sein. Beim Senden einer logischen "1" sperrt Transistor M1 und an RT1 entsteht kein Spannungsabfall. M2 ist dann lei­ tend und übernimmt den Strom des als Stromquelle geschalteten Transistors M3. Der Spannungsabfall an RT2 wird vom Eingangs­ komparator detektiert und wieder in eine logische "1" umge­ setzt. Beim Senden einer logischen "0" leitet M1 und über­ nimmt den Strom von der Stromquelle M3, so daß an RT1 ein Spannungsabfall entsteht, der vom Eingangskomparator detek­ tiert wird. M2 sperrt, so daß an RT2 kein Spannungsabfall entsteht.

Jetzt sei z. B. wieder Leitung L2 unterbrochen. Im Fall einer logischen "1" an A1.1 und einer "0" an A1.2 ist RT1 stromlos, aber auch RT2, da M2 zwar leitet, der Strom aber wegen der unterbrochenen Leitung nicht durch RT2 fließen kann. Der lo­ gische Pegel am Ausgang des Empfangskomparators hängt dann von seiner Offsetspannung ab, d. h. je nach deren Vorzeichen wird am Ausgang eine "0" oder "1" entstehen. Entsteht eine "1", so ist die gesendete "1" korrekt erkannt, trotz der un­ terbrochenen Leitung. Im Fall einer "0" am Ausgang A1.1 wird diese beim Empfänger richtig erkannt, da die stromführende Leitung nicht unterbrochen ist. Es hängt also bei CML von der Offsetspannung des Eingangskomparators ab, ob eine Lei­ tungsunterbrechung erkannt wird oder nicht.

Aus der JP 2000-29706 AA ist für eine über eine differentiel­ le Signalleitung angesteuerte Treiberschaltung eines Lasers bekannt, den beiden Signalleitungen jeweils einen eingangs­ seitig mit einer Hilfsspannung beaufschlagten Komparator zu­ zuordnen, um den Laser für den Fall einer Unterbrechung in den Signalleitungen abzuschalten. Diese Anordnung erlaubt keine Aussage, ob die Unterbrechung in der einen, der anderen oder beiden Signalleitungen vorliegt.

Der Erfindung liegt das Problem zugrunde, für die differen­ tiellen Eingangsverbindungen einer Integrierten Schaltung - selbst mit unzugänglichen Anschlüssen in eingebautem Zustand - eine Möglichkeit zu schaffen, eine Unterbrechung der einen, der anderen oder beider Eingangsverbindungen eindeutig detek­ tierbar zu machen.

Das Problem wird durch eine Eingangsschaltung mit den Merkma­ len des Anspruchs 1 gelöst.

Die Erfindung bringt eine eindeutige Erkennung einer Unter­ brechung einer oder beider Verbindungsleitungen mit sich. Der Einsatz der die Erfindung realisierenden Schaltung ist nur für den Boundary Scan-Betrieb notwendig. Bei Datenübertragung im Normalbetrieb hat diese Zusatzschaltung keine Funktion und kann so ausgelegt werden, daß sie abschaltbar ist, z. B. um Verlustleistung zu sparen.

Vorteilhafte Weiterbildungen des Anmeldungsgegenstandes sind in den Unteransprüchen angegeben.

Gemäß einer besonderen Ausgestaltung der Erfindung sind die Abschlußwiderstände außerhalb des Bausteins angeordnet und zwei zusätzliche Stromquellen vorhanden, die je mit einem Eingangsanschluß und mit dem jeweiligen anderen Anschluß mit einem positiven oder negativen Versorgungspotential verbunden sind oder alternativ einer der beiden anderen Anschlüsse mit einem positiven und der andere mit einem negativen Versor­ gungspotential verbunden ist, wobei jede der beiden Strom­ quellen einen Strom einprägt, der deutlich geringer ist als die im Normalbetrieb oder Testfall fließenden Ströme.

Diese Maßnahme bringt keine Einschränkung der Funktion mit sich, verhindert aber ein Schweben der Komparatoreingänge und damit verbunden undefinierte logische Pegel an den Kompara­ torausgängen im Falle der Unterbrechung einer oder beider differentieller Leitungen.

Der Anmeldungsgegenstand wird im folgenden als Ausführungs­ beispiel in einem zum Verständnis erforderlichen Umfang an­ hand von Figuren näher erläutert. Dabei zeigen:

Fig. 1 eine prinzipielle Darstellung des Boundary Scan für zwei Bausteine IC1 und IC2,

Fig. 2 das Prinzip einer Datenübertragung mit differentiellen Leitungen,

Fig. 3 eine differentielle Datenübertragung zwischen CMOS- Bausteinen mit Boundary Scan,

Fig. 4 eine LVDS-Verbindung zwischen CMOS-Bausteinen,

Fig. 5 eine CML-Verbindung zwischen CMOS-Bausteinen,

Fig. 6 eine die Erfindung realisierende Ausführungsform,

Fig. 7 eine weitere die Erfindung realisierende Ausführungs­ form,

Fig. 8 eine weitere die Erfindung realisierende Ausführungs­ form mit Abschlusswiderständen außerhalb des Bausteins,

Fig. 9 eine weitere die Erfindung realisierende Ausführungs­ form für LVDS-Technologie,

Fig. 10 eine weitere die Erfindung realisierende Ausführungs­ form, bei der Strom von der Mittenabzapfung C durch die Abschlußwiderstände fließt,

Fig. 11 eine weitere die Erfindung realisierende Ausführungs­ form für CML-Technologie und

Fig. 12 eine besondere die Erfindung realisierende Ausfüh­ rungsform mit Abschlusswiderständen außerhalb des Bausteins.

In den Figuren bezeichnen gleiche Bezeichnungen gleiche Ele­ mente.

Fig. 6 Das zeigt eine prinzipielle Ausführungsform der Erfin­ dung. In dem Empfangsbaustein EB sind zusätzlich zwei Hilfs­ spannungsquellen UH1 und UH2 sowie zwei Komparatoren K2 und K3 vorhanden. Die Komparatoren K2 und K3 detektieren den Spannungsabfall an RT1 und RT2 separat, so daß die Unterbre­ chung einer (oder auch beider) Leitungen erkannt wird. UH1 und UH2 verhindern, daß bei einer Leitungsunterbrechung der Eingang von K2 bzw. K3 schwebt und damit die Ausgangspegel YK2 bzw. YK3 von der Offsetspannung der Komparatoren abhän­ gen. Die Hilfsspannungen müssen einerseits größer sein als der maximale Eingangsoffset der Komparatoren K2 und K3, so daß ein definierter logischer Pegel an den Ausgängen von K2 und K3 entsteht, andererseits müssen sie aber kleiner sein als der minimale Spannungshub, den der Sender an einem Abschlußwiderstand erzeugt. Im Ruhezustand, d. h. wenn der Sender auf hochohmig geschaltet ist, liefern K2 und K3 am Ausgang jeweils "1". Tabelle 1 zeigt die jeweiligen möglichen Kombinationen von Sendepegeln, intakten oder unterbrochenen Leitungen und entsprechenden Ausgangspegeln der Komparatoren K2 und K3. Für die beiden Hilfsspannungen ist im Folgenden ein Wert von je ΔU = 75 mV angenommen. Dies liegt sicher über dem Offset für CMOS-Komparatoren und sicher unter dem mi­ nimalen Hub an RT1 bzw. RT2.

Tabelle 1

Aus der Tabelle 1 ergibt sich, daß mit der erfindungsgemäßen Schaltung Unterbrechungen einer oder beider differentieller Leitungen eindeutig erkannt werden, wobei bei mindestens ei­ ner Leitungsunterbrechung an beiden Komparatorausgängen YK2 und YK3 jeweils eine logische "1" anliegt.

Fig. 7 zeigt eine Variante der erfindungsgemäßen Zusatzschal­ tung, die mit einer Hilfsspannung UH auskommt, welche sich dann in Reihe zu den miteinander verbundenen Eingängen von K2 und K3 befindet. Die Realisierung solcher Hilfsspannungs­ quellen ist schaltungstechnisch bei CMOS schwierig. Gut rea­ lisierbar sind hingegen Stromquellen, so daß man eine Hilfs­ spannung zweckmäßig mit einer Stromquelle und einem Wider­ stand erzeugt. Da die Abschlußwiderstände bereits vorhanden sind, kann man vorteilhaft diese dazu benutzen. Eine Möglich­ keit für die Realisierung zeigt Fig. 8. Es sind zwei Strom­ quellen vorhanden, die durch die Abschlußwiderstände (hier als gleich groß angenommene) Ströme J1 zum negativen Versor­ gungspotential oder Masse einprägen, wodurch die Hilfsspan­ nungen direkt an diesen Widerständen entstehen. Es können auch Stromquellen benutzt werden, die an ein positives Ver­ sorgungspotential angeschlossen sind und Ströme J1 in umge­ kehrter Richtung einprägen, so daß sich das Vorzeichen der Hilfsspannungen umkehrt. Ebenso kann eine Stromquelle an ei­ nem Abschlußwiderstand einen positiven Strom einprägen, die andere am anderen Abschlußwiderstand einen negativen. Gegebe­ nenfalls sind dann für Komparator K2 bzw. K3 invertierender und nichtinvertierender Eingang entsprechend zu vertauschen.

Bisher war angenommen worden, daß die Abschlußwiderstände im Baustein integriert waren. Die erfindungsgemäße Schaltung ist aber nicht darauf beschränkt, sondern auch anwendbar, wenn sich die Abschlußwiderstände außerhalb des Bausteins befin­ den. Analog zu Fig. 8 werden dann bei einer Unterbrechung zwischen externem Widerstand und der Eingangsschaltung, z. B. infolge eines nicht angelöteten Pins, die Eingänge der Kompa­ ratoren K2 und K3 von den Stromquellen auf ein definiertes Potential gezogen und ein Schweben der Eingänge verhindert.

Im Folgenden sind Ausführungsbeispiele der erfindungsgemäßen Zusatzschaltung bei LVDS und CML angegeben.

Ein Ausführungsbeispiel der erfindungsgemäßen Zusatzschaltung für den LVDS-Fall ist in Fig. 9 gezeigt. An den Eingängen E1.1 und E1.2 befinden sich die Abschlußwiderstände RT1 und RT2, deren andere Anschlüsse miteinander verbunden und über Pin C an die externe 1.2 V-Spannungsquelle angeschlossen sind. Der Komparator K1 ist der LVDS-Eingangskomparator. Die Komparatoren K2 und K3, die Transistoren M1 bis M5 und die Stromquelle IREF bilden die Zusatzschaltung für den Boundary Scan-Fall. Ferner sind zwei Boundary Scan-Zellen BSc-Z1 und BSc-Z2 vorhanden, die zum normalen Boundary Scan-Register ge­ hören. Im Boundary Scan-Fall wird von der Stromquelle IREF, die einen Referenzstrom erzeugt, über den Transistor M1 der Strom auf M2 und M4 gespiegelt. M1, M2 und M4 bilden einen sog. Stromspiegel. Die Wirkungsweise eines Stromspiegels und die Erzeugung eines Referenzstroms sind in der Literatur vielfach erklärt, z. B. /3/ "Paul R. Gray, Robert G. Meyer, "Analysis and Design of Analog Integrated Circuits", John Wiley & Sons, New York, 1984". Der Stromfluß durch M2 und M4 soll je ca. 1,5 mA betragen, so daß sich an RT1 und RT2 je­ weils ein Spannungsabfall von ca. 75 mv einstellt (1,5 mA. 50 Ω = 75 mv). Dies läßt sich durch die Größe von IREF und entsprechende Dimensionierung von M1, M2 und M4 erreichen. In einer besonderen Ausführungsform werden die Hilfsspannungen an RT1 und RT2 mit Stromquellen erzeugt, die einen Strom vom Anschluss C nach GND ziehen, so wie in Fig. 8 bereits prinzi­ piell dargestellt. Eine erfindungsgemäße Schaltung zeigt Fig. 10. Es sind dann entsprechend n-Kanal-Transistoren statt p- Kanal-Transistoren zu verwenden. Dadurch kehren sich aber nur die Stromrichtungen um, die Funktion bleibt gleich. Anzumer­ ken ist noch, daß wegen der umgekehrten Stromrichtungen in diesem Fall bei einer Leitungsunterbrechung das entsprechende Ausgangssignal YK2 bzw. YK3 gegenüber Tabelle 1 invertiert ist, ein Fehler also vorliegt, wenn beide Ausgänge eine logi­ sche "0" liefern. Das Signal JTAG_MODE in Fig. 9 und 10 ist vom sog. TAP-Controller zu liefern, der Bestandteil der Boun­ dary Scan-Logik ist /1/. Dieses Signal soll im Boundary Scan- Fall logisch "1" sein, so daß M4 und M5 leiten und die Zu­ satzschaltung aktiviert wird. Im Normalbetrieb ist JTAG_MODE logisch "0", die Transistoren M4 und M5 sind dann folglich gesperrt. Zur Einsparung von Verlustleistung können beim Normalbetrieb auch die Komparatoren K2 und K3 sowie die Stromquelle IREF abgeschaltet werden. M4 und M5 sowie K2 und K3 können mit geringen Transistorweiten dimensioniert werden, so daß die zusätzliche Kapazität an den Eingängen gering bleibt verglichen mit der Gesamtkapazität von Gehäuse, Pads, ESD-Schutzstrukturen und Komparator K1, so daß die Grenzfre­ quenz nicht nennenswert gemindert wird. Für den LVDS-Fall gilt ebenfalls Tabelle 1.

Befinden sich die Abschlußwiderstände außerhalb des Bau­ steins, so verhindern die Stromquellen mit M2 bis M5, daß die Eingänge der Komparatoren K2 bzw. K3, die an E1.1 bzw. E1.2 angeschlossen sind, schweben, wenn sich zwischen externem Abschlußwiderstand und der Eingangsschaltung eine Unterbre­ chung befindet, z. B. infolge eines nicht angelöteten Pins E1.1 bzw. E1.2. Wenn es erforderlich ist, daß bei Unterbre­ chung beider Leitungen auch Komparator K1 einen definierten Pegel an die Kernlogik abgibt, kann durch eine zusätzliche Überwachungsschaltung detektiert werden, daß sich beide Ein­ gänge - je nach Polung der Stromquellen - auf negativer oder positiver Versorgungsspannung befinden und in Folge ein de­ finierter Pegel weitergegeben werden. Dies entspricht dem Stand der Technik und wird nicht weiter erläutert.

Ein Ausführungsbeispiel der erfindungsgemäße Zusatzschaltung für den CML-Fall ist in Fig. 11 gezeigt. Es entspricht der Variante aus Fig. 7. Der Komparator K1 ist der CML- Eingangskomparator. Die Komparatoren K2 und K3, die Transis­ toren M1, M2 und M3, die Referenzstromquelle IREF und ein zu­ sätzlicher Referenzwiderstand RREF bilden die Zusatzschaltung für den Boundary Scan-Fall. Ferner sind zwei Boundary Scan- Zellen BSc-Z1 und BScZ2 vorhanden, die zum normalen Boundary Scan-Register gehören. Im Normalbetrieb ist das Signal JTAG_MODE logisch "0", M3 folglich gesperrt.

Im Boundary Scan-Fall ist JTAG_MODE logisch "1" und es wird von der Stromquelle IREF der Strom über den Transistor M1 auf M2 gespiegelt. Der Stromfluß durch M2 und M3 wird so gewählt, daß sich an RREF ein Spannungsabfall von ca. 75 mV einstellt, also z. B. J(M2) = 150 µA und RREF = 500 Ω. Für den Span­ nungsabfall und die Maßnahmen zur Einsparung von Verlustleis­ tung gilt das gleiche wie oben bereits beschrieben. Tabelle 2 zeigt die jeweiligen möglichen Kombinationen von Sendepegeln, intakten oder unterbrochenen Leitungen und entsprechenden Ausgangspegeln der Komparatoren K2 und K3; die logische Funk­ tion entspricht der von Tabelle 1, nur die Höhe der Pegel in Spalte E1.1 und E1.2 ist unterschiedlich.

Tabelle 2

Aus der Tabelle 2 ergibt sich, daß mit der erfindungsgemäßen Schaltung auch für den CML-Fall Unterbrechungen einer oder beider differentieller Leitungen eindeutig erkannt werden, wobei bei mindestens einer Leitungsunterbrechung an beiden Komparatorausgängen YK2 und YK3 jeweils eine logische "1" an­ liegt.

Befinden sich die Abschlußwiderstände RT1, RT2 außerhalb des Bausteins, so ist im Fall einer Unterbrechung an E1.1 oder E1.2 der nichtinvertierende Eingang von Komparator K2 bzw. K3 schwebend, wenn sich zwischen externem Abschlußwiderstand und der Eingangsschaltung eine Unterbrechung befindet, z. B. in­ folge eines nicht angelöteten Pins E1.1 bzw. E1.2. Fig. 12 zeigt eine Schaltungserweiterung mit den Transistoren M4 bis M7, die dies verhindert. M4 bis M7 bilden zwei zusätzliche Stromquellen, die so zu dimensionieren sind, daß sie nur ei­ nen geringen Strom von wenigen µA erzeugen, so daß zwar für den Unterbrechungsfall ein Schweben der Komparatoreingänge vermieden, die Funktion aber nicht beeinflußt wird. Wegen des geringen Stromes kann man die Abschaltetransistoren M5 und M7 sehr klein dimensionieren, so daß im Normalbetrieb nur eine minimale Kapazität am Eingang wirksam ist, die die Übertra­ gungsgeschwindigkeit nur unwesentlich beeinflußt.

Gemäß einer besonderen Ausgestaltung der Erfindung ist mit einer Stromquelle, die mit einem Ende eines Widerstandes ver­ bunden ist und dessen anderes Ende am Abschlußpotential liegt, eine Hilfsspannung relativ zum Abschlußpotential er­ zeugbar, wobei diese Hilfsspannung an die miteinander verbun­ denen invertierenden (bzw. nichtinvertierenden) Eingänge der beiden Komparatoren geführt ist, während der jeweilige nicht­ invertierende (bzw. invertierende) Eingang eines Komparators mit der ihm zugeordneten Eingangsleitung verbunden ist.

Gemäß einer besonderen Ausgestaltung der Erfindung ist die Stromquellen mit n-Kanal-Transistoren (bei CMOS-Technologie) bzw. npn-Transistoren (bei Bipolartechnologie) realisiert wo­ bei an jedem der Abschlußwiderstände einen Stromfluß vom Abschlußpotential zum negativen Versorgungspotential (Masse bzw. Ground) bewirkt wird.

Gemäß einer besonderen Ausgestaltung der Erfindung ist die Stromquelle mit p-Kanal-Transistoren (bei CMOS-Technologie) bzw. pnp-Transistoren (bei Bipolartechnologie) realisiert wo­ bei an jedem der Abschlußwiderstände ein Stromfluß vom posi­ tiven Versorgungspotential zum Abschlußpotential bewirkt wird.

Claims (8)

1. Eingangsschaltung zur Detektion einer Unterbrechung in ei­ ner differentiellen Signalzuführung, bei der
differentielle Datensignale einem Paar von Eingangsan­ schlüssen (E1.1, E1.2) zugeführt sind,
die beiden Eingangsanschlüsse mit den beiden Eingängen ei­ nes Datenkomparators (K1) zur Erzeugung der Daten verbun­ den sind,
jeder der beiden Eingangsanschlüsse mit jeweils einem Kom­ parator (K2, K3) verbunden ist,
die Komparatoren eingangsseitig jeweils mit einer Hilfs­ spannung beaufschlagt sind,
dadurch gekennzeichnet, dass
die Eingangsschaltung in einer Integrierten Schaltung (IC2) angeordnet ist,
die Ausgänge der Komparatoren jeweils mit einer Boundary- Scan-Zelle (BSC-Z1, BSC-Z2) eines Boundary-Scan- Schieberegisters verbunden sind und
die Signale an den Ausgängen der Komparatoren derart aus­ wertbar sind, dass eine Unterbrechung wenigstens einer der Signalzuführungen erkannt wird.

2. Eingangsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Eingangsanschlüsse jeweils über einen Widerstand (RT1, RT2) mit einem Abschlusspotential (UTT, VDD)verbunden sind.

3. Eingangsschaltung nach Anspruch 2, dadurch gekennzeichnet, dass wenigstens eine Stromquelle vorhanden ist, die an den Wider­ ständen die Hilfsspannungen bewirken.

4. Eingangsschaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Hilfsspannung größer als der maximale Eingangsoffset des Komparators und kleiner als der minimale durch das Datensig­ nal bewirkte Spannungshub ist.

5. Eingangsschaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die Widerstände (RT1, RT2) in der Integrierten Schaltung (IC2) angeordnet sind.

6. Eingangsschaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die Widerstände (RT1, RT2) außerhalb der Integrierten Schal­ tung (IC2) anordbar sind.

7. Eingangsschaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet,
daß zwei Stromquellen vorhanden sind, die je mit dem einen Anschluß mit dem Eingangsanschluß und mit dem anderen Anschluß mit einem Versorgungspotential verbunden sind und
daß jede der beiden Stromquellen einen Strom einprägt, der deutlich geringer ist als die im Normalbetrieb oder Testfall fließenden Ströme.

8. Eingangsschaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Eingangsschaltung abschaltbar ist.