DE10065895C1 - Elektronisches Bauteil mit Abschirmung und Verfahren zu seiner Herstellung - Google Patents
Elektronisches Bauteil mit Abschirmung und Verfahren zu seiner HerstellungInfo
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil (1) mit Abschirmung (2), das einen Halbleiterchip (3) mit Halbleitersubstrat (4) aufweist. Im Bereich einer Rückseite (6) des Halbleitersubstrats (4) ist eine elektrisch leitende vergrabene Schicht (7) angeordnet. Die vergrabene Schicht ist über eine innerhalb des Halbleitersubstrats (4) angeordnete Masseleitung (10) mit einer Kontaktfläche (8) und einem äußeren Massepotential verbunden. Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines derartigen elektronischen Bauteils (1).
Description
Die Erfindung betrifft ein elektronisches Bauteil mit Ab
schirmung und ein Verfahren zu seiner Herstellung gemäß den
unabhängigen Ansprüchen.
Die Empfindlichkeit von integrierten Schaltungen auf Halblei
terchips gegenüber externen elektromagnetischen Einflüssen
steigt mit zunehmender Arbeitsfrequenz an. Für Hochfrequenz
bauelemente werden zunehmend Halbleiterchips in Flip-Chip-
Technologie in einem elektronischen Bauteil angeordnet. Bei
der Flip-Chip-Technologie wird die aktive Oberseite eines
Chips einem Keramiksubstrat oder einer Leiterplatte gegen
überliegend angeordnet. Die passive Rückseite des Chips ist
somit nicht von einem Keramiksubstrat oder einer Leiterplatte
geschützt und der Beeinflussung durch elektromagnetische Fel
der ausgesetzt. Über die Rückseite des Halbleiterchips können
somit Störsignale, Rauschen und dergleichen, eingekoppelt
werden, welche die Funktionsfähigkeit des elektronischen Bau
teils beeinträchtigen. Außerdem wird zwischenzeitlich zur
Verkleinerung der elektronischen Bauteile die Rückseite der
Halbleiterchips als Teil der Außenfläche des Gehäuses einge
setzt, so dass die Gefahr der Einkopplung von Streufeldern
erhöht ist.
Ein derartiges elektronisches Bauteil mit einer Abschir
mung gegen elektromagnetische Streufelder ist beispielsweise
aus dem Dokument US 60 92 281 bekannt. Diese Abschirmung ist
außerhalb eines Halbleiterchips angeordnet und steht über ei
nen elektrisch leitfähigen, erhabenen Ring mit einer Grund
platte eines Substrats in elektrisch leitender Verbindung.
Aufgabe der Erfindung ist es, ein elektroni
sches Bauteil anzugeben, bei dem die Einkopplung von elektro
magnetischen Streufeldern vermindert ist und kostengün
stige Verfahren zur Herstellung eines derartigen Bauteils an
zugeben.
Diese Aufgabe wird mit dem Gegenstand der unabhängigen An
sprüche gelöst. Merkmale vorteilhafter Weiterbildungen der
Erfindung ergeben sich aus den Unteransprüchen.
Es wird ein elektronisches Bauteil mit Abschir
mung gegen elektromagnetische Streufelder angegeben. Dieses
elektronische Bauteil weist einen Halbleiterchip aus einem
Halbleitersubstrat mit einer aktiven Oberseite und einer pas
siven Rückseite auf. Darüber hinaus weist das elektronische
Bauteil zusätzlich eine vergrabene Schicht auf, die elek
trisch leitend ist. Die Flächengröße der vergrabenen Schicht
entspricht der Größe der Fläche der Rückseite des Halbleiter
substrats. Die vergrabene Schicht ist innerhalb des Halblei
tersubstrats im Bereich der Rückseite angeordnet und mit ei
nem äußeren Massepotential über mindestens eine innerhalb des
Halbleitersubstrats angeordnete Masseleitung mit einer Kon
taktfläche auf der Oberseite des Halbleitersubstrats verbun
den.
Das elektronische Bauteil hat den Vorteil,
dass durch die auf Massepotential liegende elektrisch leiten
de vergrabene Schicht auf der Rückseite des Halbleitersub
strats die aktive Fläche des Chips abgeschirmt wird. Das Mas
sepotential wird über die innerhalb des Halbleitersubstrats
angeordnete Masseleitung und eine Kontaktfläche auf der Ober
seite des Halbleitersubstrats an die vergrabene Schicht zur
Abschirmung gelegt. Die Empfindlichkeit gegenüber Streufel
dern auf der Rückseite des Halbleiterchips, die teilweise als
äußere Gehäuseseite eingesetzt ist, wird durch die Abschir
mung herabgesetzt.
Die vergrabene Schicht löst eine andere Auf
gabe als vergrabene Schichten innerhalb von integrierten
Schaltungen und Halbleiterbauelementen. Diese dienen einer
seits einer Herabsetzung von Bahnwiderständen und anderer
seits sollen sie mehrere elektronische Bauelemente einer in
tegrierten Schaltung voneinander isolieren. Erst durch die
geschlossene und sich über die gesamte Fläche des elektroni
schen Bauteils bzw. des Halbleitersubstrats erstreckende ver
grabene Schicht wird eine wirkungsvolle Abschirmung der unterschiedlichen
Halbleiterkomponenten auf der aktiven Ober
seite des Halbleiterchips vor elektromagnetischen Streufel
dern erreicht.
Ein Einkoppeln von elektromagnetischen Störfeldern von der
freiliegenden Rückseite des Halbleiterchips eines elektroni
schen Bauteils wird herabgesetzt. Die innerhalb des Halblei
tersubstrats gelegene vergrabene Schicht in Zusammenwirken
mit der innerhalb des Substrats angeordneten Masseleitung zur
Oberfläche des Halbleitersubstrats bildet eine ohmsche Ver
bindung zu einer Kontaktfläche auf der Oberseite des Halblei
terchips, an die jederzeit ein äußeres Massepotential anleg
bar wird.
In einer Ausführungsform der Erfindung weist die vergrabene
Schicht ein mit einer Störstellenkonzentration von über 1 ×
1020 cm-3 dotiertes Halbleitermaterial auf. Diese Ausführungs
form hat den Vorteil, dass eine derart hohe Störstellenkon
zentration eine nahezu metallische Leitfähigkeit in einem
Halbleitermaterial bewirkt. Somit kann das Halbleitermaterial
selbst mit dieser vergrabenen Schicht wie ein Abschirmblech,
das auf der Rückseite eines Halbleitersubstrats angeordnet
werden kann, um elektromagnetische Störfelder abzuschirmen,
wirken. Da ausserdem die vergrabene Schicht innerhalb des
Halbleitersubstrats angeordnet ist, wird damit für die Ab
schirmung kein zusätzliches Volumen in Anspruch genommen und
somit die Bauteilgröße eines abzuschirmenden elektronischen
Bauteils minimiert.
Eine weitere Ausführungsform sieht vor, dass das Halbleiter
material mit dem Material des Halbleitersubstrats identisch
ist. Diese Identität des Halbleitermaterials der vergrabenen
Schicht mit dem Halbleitermaterial des Halbleitersubstrats
hat den Vorteil, dass keine Gitterverspannungen in dem Halb
leitermaterial auftreten und dass auch keine thermischen
Spannungen aufgrund unterschiedlicher Ausdehnungskoeffizien
ten das elektronische Bauteil gefährden.
Eine weitere Ausführungsform der Erfindung sieht vor, dass
das Halbleitersubstrat ein einkristallines Silicium aufweist.
Vergrabene Schichten in einem einkristallinen Silicium unter
zubringen, die elektrisch leitend sind, ist relativ unkri
tisch, zumal in mikroskopischen Dimensionen, d. h. in Dimen
sionen im Bereich von mehreren Quadratmikrometern können se
lektiv vergrabene Schichten zur Herabsetzung von Bahnwider
ständen elektronischer Bauteile im einkristallinen Silicium
verwirklicht werden. Somit kann zur Verwirklichung des erfin
dungsgemäßen elektronischen Bauteils eine analoge Technologie
angewandt werden, um eine vergrabene Schicht, deren Flächen
größe der Größe der Fläche der Rückseite des elektronischen
Bauteils entspricht, im einkristallinen Silicium zu verwirk
lichen.
Eine weitere Ausführungsform der Erfindung sieht vor, dass
eine elektrisch leitende ringförmige Schicht, die sich von
der Oberseite des Halbleitersubstrats zu der vergrabenen
Schicht erstreckt, im Randbereich des elektronischen Bauteils
angeordnet ist. Mit einer derartigen ringförmigen Schicht
wird eine innerhalb des Halbleitersubstrats angeordnete Mas
seleitung verwirklicht, die das elektronische Bauteil, insbe
sondere die integrierte Schaltung eines elektronischen Bau
teils, im Bereich der Oberseite des Halbleitersubstrats ring
förmig umgibt und somit die Rückseitenabschirmung durch eine
Randabschirmung vervollständigt. Diese Vervollständigung be
steht darin, dass auch die Randbereiche gegenüber elektroma
gnetischen Störfeldern abgeschirmt werden. Unter ringförmig
wird in diesem Zusammenhang keine Kreisform verstanden, son
dern ein geschlossener Ring, der entlang dem Randbereich des
elektronischen Bauteils angeordnet ist und aufgrund der
rechteckigen Form des Halbleiterchips folglich auch eckig
verläuft. Innerhalb der ringförmigen Schicht besteht somit
eine vollständige Abschirmung des Halbleitermaterials sowohl
zur Rückseite des elektronischen Bauteils hin als auch zu
seinen Randseiten.
Eine weitere Ausführungsform der Erfindung sieht vor, dass
die ringförmige Schicht ein mit einer Störstellenkonzentrati
on von über 1 × 1020 cm-3 dotiertes Halbleitermaterial auf
weist. Analog zu der vergrabenen Schicht auf der Rückseite
des elektronischen Bauteils wirkt aufgrund der hohen Stör
stellenkonzentration von über 1 × 1020 cm-3 wirkt die ringför
mige Schicht wie ein Metallring, der um das elektronische
Bauteil zur Abschirmung gelegt wird. Da diese metallisch lei
tende ringförmige Schicht innerhalb des Halbleitersubstrats
angeordnet ist, kann auf eine Ummantelung des elektronischen
Bauteils mit einem Abschirmblech verzichtet werden, was die
Dimension des elektronischen Bauteils minimiert.
Eine bevorzugte Ausführungsform der Erfindung sieht vor, dass
das elektronische Bauteil ein Bauteil einer Flip-Chip-
Montagetechnik ist. Bei der Flip-Chip-Montagetechnik sind auf
der Oberseite des Halbleiterchips Lötbälle oder Lötkontakt
höcker angeordnet, so dass diese Bauteile unmittelbar mit ih
rer Oberseite auf einer Leiterplatte oder einem Keramiksub
strat montiert werden können. Derartige elektronische Bautei
le weisen keine Kontaktstifte mehr auf und können deshalb in
der Flip-Chip-Montagetechnik äußerst kompakt montiert werden,
was für den Einsatz bei Hochfrequenzbauteilen den Vorteil
kurzer Verbindungsleitungen mit sich bringt. Damit werden so
wohl kapazitive als auch induktive Einkopplungen von Stör
stellen vermindert. Durch die erfindungsgemäße Abschirmung
mittels einer vergrabenen Schicht auf der Rückseite des elek
tronischen Bauteils kann ein derartig konstruiertes Hochfre
quenzbauteil gegen ein Einkoppeln von elektromagnetischen
Störfeldern zusätzlich geschützt werden.
Eine weitere Ausführungsform der Erfindung sieht vor, dass
auf der Kontaktfläche der Oberseite des Halbleitersubstrats
zum Anschluß an ein äußeres Massepotential ein Lötball oder
ein Lötkontakthöcker angeordnet ist. Diese Ausführungsform
hat den Vorteil, dass zum Anschluß des Massepotential kein
gesonderter Verfahrensschritt erforderlich ist. Vielmehr
kann, insbesondere in der Flip-Chip-Technologie, das Massepo
tential an die vergrabene Schicht und die innerhalb des Halb
leitersubstrats vorhandene Masseleitung mit dem Anschluß der
übrigen Kontaktflächen, die ebenfalls mit Lötbällen oder Löt
kontakthöckern bestückt sind, durchgeführt werden.
Eine weitere Ausführungsform der Erfindung sieht vor, dass
auf der Oberseite des elektronischen Bauteils eine Umverdrah
tungsfolie mit Verbindungsleitungen angeordnet ist. Diese
Verbindungsleitungen der Umverdrahtungsfolie sind mit den
Kontaktflächen der Halbleiterchips verbunden, wobei die Kon
taktflächen der Halbleiterchips mikroskopisch klein gehalten
werden können, d. h. eine Flächengröße von wenigen Quadratmi
krometern einnehmen können, da keine voluminösen Lötbälle
oder Lötkontakthöcker vorzusehen sind. Diese werden vielmehr
auf entsprechenden Ausgangskontaktflächen der Umverdrahtungs
folie vorgesehen und auf die gesamte Fläche eines Halbleiter
substrats verteilt. Dabei können die Ausgangskontaktflächen
größere Lötbälle und größere Lötkontakthöcker tragen als die
Kontaktflächen des Halbleiterchips selbst, da die gesamte
Oberfläche des Halbleiterchips zur Anordnung der Außenlötkon
takthöcker oder Außenlötbälle zur Verfügung steht.
In einer weiteren Ausführungsform der Erfindung ist es des
halb vorgesehen, das Massepotential über mindestens einen
Lötball oder einen Kontakthöcker, über die Umverdrahtungsfo
lie und über die ringförmige Schicht an die vergrabene
Schicht anzulegen. Dies hat den Vorteil, dass das Massepoten
tial von relativ großen Leiterbahnen eines Keramiksubstrats
oder einer Leiterplatte über die ebenfalls relativ großen
Ausgangskontaktflächen einer Umverdrahtungsfolie und über die
mikroskopisch kleinen Kontaktflächen und entsprechend mikro
skopisch kleinen Masseleitungen innerhalb des Halbleitersub
strats an die vergrabene Schicht auf der Rückseite des Halb
leitersubstrats angelegt werden kann. Somit ist der Anschluß
des erfindungsgemäßen elektronischen Bauteils und der Anschluß
der Abschirmung des erfindungsgemäßen elektronischen
Bauteils für den Anwender und Verbraucher relativ unkritisch,
da ihm makroskopische Dimensionen aufgrund des Einsetzens der
Umverdrahtungsfolie zum Einbau in seine elektronische Schal
tung zur Verfügung stehen. Makroskopisch heißt in diesem Zu
sammenhang mit bloßem Auge erkennbar ohne Einsatz eines Ste
reomikroskops oder ähnlicher Vergrößerungshilfen.
Ein Verfahren zur Herstellung eines elektronischen Bauteils
mit Abschirmung, wobei das elektronische Bauteil ein Halblei
terchip aus einem Halbleitersubstrat mit einer aktiven Ober
seite und einer passiven Rückseite aufweist, hat mindestens
folgende Verfahrensschritte:
- - Bereitstellen eines Halbleiterwafers für mindestens eine integrierte Schaltung eines elektronischen Bauteils auf der aktiven Oberseite,
- - Implantieren von Störstellen zur Bildung einer ver grabenen Schicht, die elektrisch leitend ist und deren Flächengröße der Größe der Fläche der Rück seite entspricht, von der Rückseite des Halbleiter wafers aus,
- - Einbringen einer elektrisch leitenden ringförmigen Schicht von der Oberseite des Halbleiterwafers aus bis zu der vergrabenen Schicht, wobei die ringför mige Schicht im Randbereich jedes elektronischen Bauteils angeordnet wird,
- - Vereinzeln des Halbleiterwafers zu Halbleiterchips nach Vollenden von Verfahrensschritten auf dem Halbleiterwafer für die Herstellung mindestens ei ner integrierten Schaltung innerhalb der ringförmi gen Schicht,
- - Verpacken des Halbleiterchips zu einem elektroni schen Bauteil mit Abschirmung.
Bei diesem Verfahren werden vorzugsweise doppelseitig polier
te Halbleiterwafer zur Verfügung gestellt. Auf einer Vorder
seite des Halbleiterwafers sind Bauelementstrukturen und integrierte
Schaltungen einbringbar. Von der polierten Rücksei
te aus wird ein großflächiges Implantieren des gesamten Halb
leiterwafers mit einer hohen Störstellenkonzentration ermög
licht um eine geschlossenen vergrabene Schicht einzubringen.
Bei diesem Implantieren von Störstellen wird die Konzentrati
on der Störstellen auf mindestens 1 × 1020 cm-3 eingestellt,
um eine nahezu metallische Leitfähigkeit innerhalb des Halb
leiterwafers von der Rückseite aus zu erzeugen. Dieser Im
plantationsschritt kann auch als letzter halbleitertechnolo
gischer Schritt vorgenommen werden, da für eine Implantation
lediglich die Rückseite von Oxydschichten und anderen die Im
plantation behindernden Schichten freizuhalten ist. Ferner
ist die Ionimplantation ein gerichteter Vorgang, der entweder
nur von der Rückseite oder nur von der Oberseite aus durchge
führt werden kann. Insofern ist eine ionenimplantierte
Schicht wie die erfindungsgemäße großflächige geschlossene
elektrisch leitende vergrabene Schicht zur Abschirmung gegen
magnetische Störfelder von Vorteil.
Eine ringförmige Masseleitung, die im Randbereich des Halb
leiterchips anzuordnen ist, kann durch ein selektives Ein
bringen, d. h. mittels einer strukturierten Maske, mit einer
hohen Störstellenkonzentration von mindestens 1 × 1020 cm-3
durch Diffusionsvorgänge aus unbegrenzter Störstellenquelle
erreicht werden. Eine unbegrenzte Störstellenquelle wäre bei
spielsweise eine Feststoffquelle wie Bornitrit für Bor als
Störstellenelement und/oder eine flüssige Quelle wie Phos
phoroxichlorid als Störstellenquelle für Phosphor. Das Phos
phoroxidchlorid wird zunächst als Phosphorglas auf einer
strukturierten Diffusionsmaske abgeschieden. Anschließend
wird aus diesem Phosphorglas eine hohe Konzentration von
Phosphoratomen in dem Bereich der ringförmigen Schicht einge
bracht. Sobald die vergrabene Schicht im Bereich der Rücksei
te des Halbleiterchips von der ringförmigen hochdotierten
Schicht beispielsweise in einem Diffusionsschritt erreicht
wird, kann das Massepotential von der Oberseite des Halbleiters
zu der Rückseite des Halbleiters bzw. dann des Halblei
terchips gelangen.
Dazu wird in einem weiteren Schritt der Halbleiterwafer zu
Halbleiterchips vereinzelt und anschließend zu elektronischen
Bauteilen mit eingebauter Abschirmung verpackt. Ein derarti
ges Verfahren hat den Vorteil, dass zusätzlich zu den bisher
eingebrachten vergrabenen Schichten für einzelne elektroni
sche Bauteile nun eine großflächige Abschirmschicht als ver
grabene Schicht vorgesehen ist.
Eine derartige vergrabene Schicht kann mit einem alternativen
Verfahren auch von der Oberseite eingebracht werden. Bei die
sem alternativen Verfahren wird ebenfalls eine großflächige
vergrabene Schicht auf dem Halbleiterwafer erreicht, die tief
genug liegt, um oberhalb dieser vergrabenen Schicht, die als
Abschirmung dienen soll, noch Bauelemente und integrierte
Schaltungen unterzubringen. Dieses alternative Verfahren
weist folgende Verfahrensschritte auf:
- - Bereitstellen eines Halbleiterwafers für mindestens eine integrierte Schaltung eines elektronischen Bauteils,
- - Aufwachsen einer Schichtfolge aus elektrisch leitendem Halbleitermaterial und elektrisch eigenleitendem Halb leitermaterial auf der Oberseite eines Halbleiterwafers durch ein epitaxiales Aufwachsen der Schichten auf einem einkrisallinen Halbleiterwafer, wobei sich eine elek trisch leitende Schicht als vergrabene Schicht unter der elektrisch eigenleitenden Schicht bildet,
- - nach dem Einbringen der vergrabenen Schicht wird eine elektrisch leitende ringförmige Schicht von der Obersei te des Halbleiterwafers aus eingebracht, die sich durch die eigenleitende Schicht hindurch erstreckt und bis zur vergrabenen Schicht in der Tiefe reicht, dabei wird die ringförmige Schicht im Randbereich des Halbleiterchips angeordnet,
- - ein Vereinzeln des Halbleiterwafers zu Halbleiterchips erfolgt erst, nachdem Verfahrensschritte auf dem Halbleiterwafer zur Herstellung von integrierten Schaltungen innerhalb der ringförmigen Schicht beendet sind,
- - als letzter Schritt folgt dann die Einkapselung oder Verpackung des Halbleiterchips zu einem elektronischen Bauteil mit Abschirmung.
Die nach der hochdotierten elektrisch leitenden vergrabenen
Schicht epitaxial taktisch abgeschiedene eigenleitende
Schicht sollte möglichst wenig bis gar keine Fremdatome, die
als Störstellen wirken, aufweisen. Jedoch sind derart hohe
Reinheitsgrade, die eine Eigenleitung des Halbleiters zulas
sen, praktisch nicht erreichbar, so dass eine Restdotierung
bis zu 1015 Fremdatomen pro cm-3 im eigenleitenden Halbleiter
tolerierbar sind. Der Anstieg in der Reinheit des Halbleiter
materials vom Übergang der elektrisch leitenden vergrabenen
Schicht auf die nahezu eigenleitende Halbleiterschicht umfaßt
somit mindestens 5 Größenordnungen. Nachdem auch dieses
Durchführungsbeispiel des Verfahrens eine elektrisch leitende
vergrabene Schicht als Abschirmung auf der Rückseite des
Halbleiterchips zur Verfügung stellt, kommt es lediglich dar
auf an, welches der beiden Verfahren kostengünstiger ist. Da
bei ist es mit entscheidend, wann der Schritt zur Erzeugung
der vergrabenen elektrisch leitenden Schicht durchzuführen
ist.
Beim ersten Durchführungsbeispiel des Verfahrens kann der Im
plantationsschritt noch ganz am Schluß des Bearbeitens eines
Halbleiterwafers durchgeführt werden, während das alternative
Verfahren durch Aufwachsen von Epitaxieschichten ganz am An
fang der Herstellung eines Halbleiterwafers mit integrierten
Schaltungen für elektronische Bauteile stehen muss. Während
das Ionenimplantationsverfahren mit geringer thermischer
Energie verbunden ist, kann das Epitaxieverfahren nur bei
Rotglut des Siliciums durchgeführt werden. Jedoch ist der ap
parative Aufwand für eine epitaxiale Abscheidung bedeutend
geringer als für eine Ionenimplantation. Das bedeutet, eine
Ionenimplantationsanlage stellt eine wesentlich größere Investition
dar als eine Epitaxieanlage. Zur Realisierung der
vorliegenden Erfindung ist der Einsatz beider Verfahren mög
lich.
In einem Durchführungsbeispiel des Verfahrens werden auf Kon
taktflächen der Oberseite des Halbleiterwafers Lötbälle oder
Lötkontakthöcker angeordnet und aufgelötet. Die Dimension ei
nes Lötballes und/oder eines Lötkontakthöckers muß gering ge
halten werden und weist einen Durchmesser im Bereich von 20-
300 µm, vorzugsweise 50 bis 150 µm, auf. Größere Lötbälle
oder Lötkontakthöcker würden eine zu große Halbleiterfläche
beanspruchen, um noch wirtschaftlich elektronische Bauteile
daraus herzustellen. Der Vorteil dieses Verfahrensschrittes
ist jedoch, dass die Lötbälle und Lötkontakthöcker noch vor
dem Vereinzeln zu Halbleiterchips auf einem gesamten Halblei
terwafer für mehrere oder sogar viele Chips gleichzeitig auf
gebracht werden können.
Ein weiteres Durchführungsbeispiel des Verfahrens sieht vor,
dass beim Verbinden der Lötbälle oder Lötkontakthöcker mit
einer Leiterplatte oder einem Keramiksubstrat gleichzeitig
mindestens ein Lötball oder ein Lötkontakthöcker mit einem
Massepotential verbunden wird. Diese Verfahrensvariante hat
den Vorteil, dass kein extra Verbindungsschritt durch Heran
führung der Masse an die innerhalb des Halbleitersubstrats
befindliche Masseleitung und die innerhalb des Halbleitersub
strats befindliche vergrabene Schicht vorzunehmen ist, son
dern der Verbindungsschritt mit allen Lötbällen oder Lötkon
takthöckern gleichzeitig durchgeführt werden kann.
Ein alternatives Durchführungsbeispiel für das Verfahren
sieht vor, dass zunächst die Kontaktflächen des Halbleiter
chips mit Verbindungsleitungen einer Umverdrahtungsfolie ver
bunden werden. Diese Verbindungsleitungen einer Umverdrah
tungsfolie können in ihren Dimensionen auf kleinste im Mikro
meterbereich liegende Abmessungen von Halbleiterkontaktflä
chen angepaßt werden. Das hat den Vorteil, dass nur eine geringstmögliche
Halbleiterchipfläche für die Kontaktgabe ver
loren geht. Die Verbindungsleitungen auf der Umverdrahtungs
folie führen zu makroskopischen Ausgangskontaktflächen, auf
die entsprechend größere, also makroskopische Lötbälle oder
Lötkontakthöcker angebracht werden können. Aufgrund des Ein
satzes diese Umverdrahtungsfolie stellt nämlich die gesamte
Fläche eines Halbleiterchips für das Anordnen von Lötkontakt
höckern oder Lötbällen zur Verfügung. In diesem Zusammenhang
bedeutet makroskopisch "mit dem bloßen Auge ohne Hilfe von
Mikroskopen erkennbare Dimensionen und Strukturen". Nach dem
Anbringen einer Umverdrahtungsfolie auf jedem Halbleiterchip
oder alternativ auf dem gesamten Halbleiterwafer werden nach
dem Vereinzeln die Lötbälle oder Lötkontakthöcker der Umver
drahtungsfolie mit Leitungen einer Leiterplatte oder eines
Keramiksubstrats verbunden. Mindestens einer der Lötbälle
oder Lötkontakthöcker wird dabei mit einer masseführenden
Leitung der Leiterplatte oder des Keramiksubstrats verbunden.
Somit ist wieder gewährleistet, dass die Abschirmung inner
halb des Halbleitersubstrats über die Halbleitersubstrat ge
führte Masseleitung und die vergrabene Schicht auf das äußere
Massepotential gelegt werden kann, zumal erst durch die ER
dung ein Abschirmungseffekt erzieltbar wird.
In einem weiteren Durchführungsbeispiel des Verfahrens wird
eine ringförmige Kontaktfläche im Randbereich der Oberseite
des Halbleiterchips angeordnet, welche die ringförmige lei
tende Schicht kontaktiert. Mit einer derartigen ringförmigen
Kontaktfläche ist der Vorteil verbunden, dass entsprechend
ringförmige Lötraupen auf dem Halbleiterchip angeordnet wer
den können und damit ein Abschirmring um jeden Halbleiterchip
oder jedes elektronische Bauteil realisiert wird. Anstelle
eines geschlossenen Abschrimringes aus Lötmaterial können
auch ebenso ringförmig angeordnete Lötbälle oder Lötkontakt
höcker im Randbereich des Halbleiterchips angeordnet werden
und elektrisch mit dem Massepotential einer Leiterplatte oder
eines Keramiksubstrats verbunden werden.
Mit dem erfindungsgemäßen elektronischen Bauteil und den bei
den möglichen Verfahren zur Herstellung eines derartigen Bau
teils wird die Empfindlichkeit von integrierten Schaltungen
auf Halbleitern gegenüber externen elektromagnetischen Ein
flüssen bei zunehmender Arbeitsfrequenz minimiert. Es werden
damit die Beeinflussungen der elektrischen Funktionen und der
elektrischen Eigenschaften der integrierten Schaltung auf dem
Halbleiter weitestgehend vermieden und es wird ein flächiger
Rückseitenschutz erreicht, der auf Massepotential gelegt wer
den kann. Somit kann dieses elektronische Bauteil in der
Flip-Chip-Montagetechnik eingesetzt werden, wobei die aktive
Seite nach unten, nämlich zur Leiterplatte hin, montiert
wird. Diese Flip-Chip-Verbindungstechnik empfiehlt sich ins
besondere für hochfrequenzintegrierte Schaltungen wegen der
kurzen elektrischen Verbindungslänge und wird nun durch die
erfindungsgemäße Abschirmung unempfindlich gegenüber elektro
magnetischen Streufeldern.
Dazu muss für Hochfrequenzanwendungen bei der Herstellung der
integrierten Schaltung eine leitende Grundschicht nahe der
Rückseite der integrierten Schaltung realisiert werden, die
allgemein als vergrabene Schicht ("buried layer") bezeichnet
wird. Masseverbindungen zu der leitenden Grundschicht inner
halb des Halbleitersubstrats können durch spezielle Erdungs
kontaktflächen an der Oberseite der integrierten Schaltungen
vorgesehen sein. Durch die leitenden Masseverbindungsschich
ten und die leitende vergrabene Schicht ist eine Abschirmung
der aktiven Strukturen auf der Oberseite des Halbleitersub
strats erreichbar. Um eine weiter verbesserte Abschirmung zu
erreichen, kann anstelle von einzelnen Durchkontaktierungen
zu der Grundschicht oder vergrabenen Schicht eine umlaufende
ringförmige Durchkontaktierung durchgeführt werden.
Mit der Erfindung wird es deshalb möglich, die Flip-Chip-
Montagetechnik auch bei integrierten Schaltungen für die
Hochfrequenz anzuwenden und die Flip-Chip-spezifischen Vor
teile der kürzeren Übertragungslängen zu nutzen, ohne gleichzeitig
auf eine Rückseitenabschirmung verzichten zu müssen.
Darüber hinaus erübrigen sich beim Montageprozess die somit
erforderlichen Prozessschritte für die Abschirmung, da diese
Massekontaktierung bei dem erfindungsgemäßen Bauelement
gleichzeitig mit der Kontaktierung der Signalleitungen ausge
führt werden kann.
Zusammenfassend ergeben sich die Vorteile einer Integration
und Nutzung der leitfähigen Schichten in hochfrequenzinte
grierten Schaltungen aus Gründen der Abschirmung und der Kom
bination obiger Schritte mit der Flip-Chip-Montagetechnik
durch Vorsehen einzelner Lötkontakthöcker oder eines umlau
fenden Lötkontakthöckerringes.
Die Erfindung wird nun anhand von Ausführungsformen mit Bezug
auf die beiliegenden Figuren näher erläutert.
Fig. 1 zeigt einen schematischen Querschnitt eines elek
tronischen Bauteils mit Abschirmung gemäß einer er
sten Ausführungsform der Erfindung,
Fig. 2 zeigt einen schematischen Querschnitt eines elek
tronischen Bauteils mit Abschirmung gemäß einer
zweiten Ausführungsform der Erfindung,
Fig. 3 zeigt einen schematischen Querschnitt eines elek
tronischen Bauteils mit Abschirmung gemäß einer
dritten Ausführungsform der Erfindung.
Fig. 1 zeigt einen schematischen Querschnitt eines elektro
nischen Bauteils 1 mit Abschirmung 2 gemäß einer ersten Aus
führungsform der Erfindung. In Fig. 1 bezeichnet die Bezugs
nummer 3 einen Halbleiterchip. Die Bezugsnummer 4 bezeichnet
ein Halbleitersubstrat mit einer aktiven Oberseite 5 und ei
ner passiven Rückseite 6. Die Bezugsnummer 7 bezeichnet eine
elektrisch leitende vergrabene Schicht im Bereich der Rück
seite 6 des Halbleitersubstrats 4 und die Bezugsnummer 8 be
zeichnet eine Kontaktfläche auf der aktiven Oberseite 5 des
Halbleiterchips 3, die für eine Verbindung zu einem äußeren
Massepotential 9 vorgesehen ist. Die Bezugsnummer 10 bezeich
net eine Masseleitung innerhalb des Halbleitersubstrats und
die Bezugsnummer 11 bezeichnet eine elektrisch leitende ring
förmige Schicht innerhalb des Halbleitersubstrats, die als
Masseleitung zur Verbindung zwischen der Kontaktfläche 8 der
vergrabenen Schicht 7 dienen kann.
Das elektronische Bauteil 1 mit Abschirmung 2 der Fig. 1
weist einen Halbleiterchip 3 mit einer aktiven Oberseite 5
und einer passiven Rückseite 6 auf. Im Bereich der passiven
Rückseite 6 befindet sich innerhalb des Halbleitersubstrats 4
eine elektrisch leitende vergrabene Schicht mit einer Stör
stellenkonzentration von mindestens 1 × 1020 cm-3, die auf
grund dieser hohen Störstellenkonzentration nahezu metallisch
leitende Eigenschaften aufweist. Die Oberseite 5 weist minde
stens eine Kontaktfläche 8 auf, die mit einem Massepotential
9 verbunden ist. Die elektrisch leitende vergrabene Schicht 7
ist mit der Kontaktfläche 8 auf der Oberseite 5 über eine
elektrisch leitende Masseverbindung 10 innerhalb des Halblei
tersubstrats 3 verbunden. Diese Masseverbindung 10 ist ein
Bereich der von der Kontaktfläche 8 zu der vergrabenen
Schicht 7 reicht und eine Störstellenkonzentration von minde
stens 1 × 1020 cm-3 aufweist und damit nahezu metallisch lei
tend ist. Über diese Masseverbindung 10 innerhalb des Halb
leitersubstrats 3 wird das außen liegende Massepotential 9 an
die vergrabene Schicht 7 angelegt.
Mit der Rückseitenabschirmung durch die vergrabene Schicht 7
ist es möglich, die aktive Oberfläche 5 mit ihrer aktiven in
tegrierten Schaltung vor elektromagnetischen Störfeldern zu
schützen. Dazu ist lediglich mindestens eine Masseleitung in
nerhalb des Halbleitersubstrats 4 erforderlich. Eine derarti
ge Masseleitung kann durch Tiefendiffusion von Störstellen
beispielsweise in ein Siliciumsubstrat erreicht werden.
In dem Ausführungsbeispiel nach Fig. 1 wurde die mit einer
Störstellenkonzentration von mindestens 1 × 1020 cm-3 hochdotierte
vergrabene Schicht 7 mittels Ionenimplantation von der
Rückseite her erreicht. Dazu wurde der Halbleiterwafer, der
in diesem Ausführungsbeispiel aus einer einkristallinen Sili
ciumscheibe besteht, beidseitig poliert, so dass eine polier
te Oberfläche als Rückseite 6 zu Ionenimplantation präpariert
war und die andere polierte Oberfläche als Oberseite 5 für
entsprechende Strukturierung mit elektronischen Bauteilen
vorgesehen war. Das elektronische Bauteil 1 ist nach der Aus
führungsform nach Fig. 1 derart strukturiert, dass es mit
seiner vergrabenen Schicht 7 als Abschirmung und der Masse
verbindung 10 zur Oberseite für eine Flip-Chip-Montagetechnik
ausgelegt ist. Dazu weist es auf den Kontaktflächen 8 der
Oberseite 5 Lötkontakthöcker 20 auf, die für ein unmittelba
res Aufsetzen auf eine Leiterplatte 14 oder ein Keramiksub
strat 15 geeignet sind. Somit bildet die gesamte Rückseite
des Halbleiterchips 3 eine wirkungsvolle Abschirmung zum
Schutz der mit aktiven Bauelementen bestückten Oberfläche 5
des Halbleiterchips 3.
Fig. 2 zeigt einen schematischen Querschnitt eines elektro
nischen Bauteils 1 mit Abschirmung 2 gemäß einer zweiten Aus
führungsform der Erfindung. Komponenten der Fig. 2, die
gleiche Funktionen wie in Fig. 1 erfüllen, sind mit gleichen
Bezugszeichen gekennzeichnet.
Bei der Ausführungsform der Fig. 3 ist der in Fig. 1 zu se
hende Halbleiterchip mit seinen Lötkontakthöckern auf Aus
gangskontaktflächen 18 einer mehrlagigen Leiterplatte aufge
lötet. Die vergrabene Schicht 7 wurde für diese Ausführungs
form der Erfindung durch epitaxiales Aufwachsen einer mit
mindestens einer Störstellenkonzentration von 1 × 1020 cm-3
hochdotierten epitaxialen Schicht auf einem Grundsubstrat mit
einer anschließenden epitaxialen Schicht, die lediglich Ei
genleitung aufweist, hergestellt. Das Grundsubstrat wurde in
dem Beispiel der Fig. 2 dünngeschliffen, so dass nur ein ge
ringfügiger Rest oberhalb der vergrabenen Schicht im Quer
schnitt auf der Rückseite sichtbar bleibt.
In die oberhalb der vergrabenen Schicht liegenden Bereiche
des eigenleitenden einkristallinen Silicium wird von der ak
tiven Oberfläche 5 aus die integrierte Schaltung eingebracht,
die von einem Ring aus hochdotiertem Siliciummaterial umgeben
ist. Diese ringförmige Schicht 11 weist eine Störstellenkon
zentration von mindestens 1 × 1020 cm-3 auf und besitzt damit
nahezu metallische Leitfähigkeit. Bei der Ausführungsform der
Fig. 2 ist der in Fig. 1 zu sehende Halbleiterchip 3 mit
seinen Lötkontakthöckern auf Ausgangskontaktflächen 18 einer
mehrlagigen Leiterplatte aufgelötet.
Der Zwischenraum zwischen der aktiven Oberfläche 5 des Halb
leiterchips 3 ist durch eine Kunststoffvergußmasse 23 aufge
füllt. Die Seitenränder 24 und 25 der Kunststoffvergußmasse
können bei Bedarf den gesamten Halbleiterchip 3 und seine
Seitenränder abdecken und falls erforderlich auch über die
Rückseite 6 mit der vergrabenen Schicht 7 verteilt werden.
Dies hängt von dem Anwendungsgebiet des in Fig. 2 gezeigten
elektronischen Bauteils ab.
In Fig. 2 ist eine mehrlagige Leiterplatte von einer masse
führenden Leitung 22 umgeben und auf Massepotential 9 gelegt,
so dass auch die Leiterbahnlagen 26 vollständig abgeschirmt
sind. Ein derartiges Hochfrequenzbauelement ist somit vor
elektromagnetischen Störfeldern geschützt und in vielen Be
reichen einsetzbar wie vorzugsweise als Endstufe in Mobil
funkgeräten.
Fig. 3 zeigt einen schematischen Querschnitt eines elektro
nischen Bauteils 1 mit Abschirmung 2 gemäß einer dritten Aus
führungsform der Erfindung. In Fig. 3 werden Komponenten,
welche die gleiche Funktion wie in den Ausführungsformen der
Fig. 1 und der Fig. 2 erfüllen, mit gleichen Bezugszeichen
bezeichnet und eine Erläuterung wird deshalb weggelassen.
In der Ausführungsform der Erfindung, wie sie in Fig. 3 ge
zeigt ist, wurde eine umlaufende ringförmige Masseleitung 10
in das Siliciumsubstrat eingebracht und mit einem umlaufenden
ringförmigen Lötkontakthöcker verbunden. Die Masseleitung 10
ist aufgrund ihrer hohen Störstellenkonzentration eine
Schicht, die nahezu metallische Leitfähigkeit aufweist. Somit
wird der aktive Bereich des Halbleiterchip innerhalb der
ringförmigen hochdotierten Schicht vor Störfeldern abge
schirmt.
Diese Ausführungsform der Erfindung nach Fig. 3 hat den Vor
teil, dass eine auf Massepotential liegende ringförmige
Schicht die aktive Oberfläche 5 des Halbleiterchips 3 umgibt
und gleichzeitig die vergrabene Schicht 7 im Bereich der
Rückseite 6 des Halbleiterchips kontaktiert. Der ringförmige
Lötkontakthöcker ist über die Verbindungsleitung 17 in einer
Umverdrahtungsfolie 16 mit einem Außenkontakthöcker 28 ver
bunden, der seinerseits über eine masseführende Leitung 22
mit dem Massepotential 9 verbunden ist.
Somit ist auch diese Ausführungsform, die einen Halbleiter
chip 3 auf einer Umverdrahtungsfolie 16 und einer Leiterplat
te 14 zeigt, auf der das elektronische Bauteil 1 montiert
ist, gegen elektromagnetische Streustrahlung oder Störstrah
lung abgeschirmt.
Während die Umverdrahtungsfolie 16 im wesentlichen aus einem
Polyimid aufgebaut ist, das mehrere Leiterbahnlagen aus Me
tall aufweist, ist die Leiterplatte 14 aus Leiterbahnen 21
und 22 sowie aus Durchkontakten 29 bis 34 aufgebaut. Bei die
ser Ausführungsform hat die Umverdrahtungsfolie die Aufgabe,
die mikroskopisch kleinen, d. h. nur mit einem Lichtmikroskop
meßbaren Kontaktflächen 8 des Halbleiterchips 3 auf makrosko
pische Ausgangskontaktflächen 18 zu vergrößern, die mit blo
ßem Auge erkennbar und meßbar sind, so dass diese makroskopi
schen Ausgangskontaktflächen 18 entsprechend sichtbare und
justierbare Lötkontakthöcker 20 und Außenkontakthöcker 28
tragen können und in ihrer Ausdehnung den Strukturen und Di
mensionen der Strukturen auf der Leiterplatte 14 angeglichen
sind.
1
elektronisches Bauteil
2
Abschirmung
3
Halbleiterchip
4
Halbleitersubstrat
5
Oberseite
6
Rückseite
7
vergrabene Schicht
8
Kontaktfläche
9
Massepotential
10
Masseleitung innerhalb des Substrats
11
ringförmige Schicht
12
Randbereiche
13
Halbleiterwafer
14
Leiterplatte
15
Keramiksubstrat
16
Umverdrahtungsfolie
17
Verbindungsleitung
18
Ausgangskontaktfläche
19
Lötball
20
Lötkontakthöcker
21
Leitungen einer Leiterplatte
22
masseführende Leitung
23
Kunststoffvergußmasse
24
,
25
Ränder der Kunststoffvergußmasse
26
Leiterbahnlagen
27
ringförmiger Lötkontakthöcker
28
Ausgangslötkontakthöcker
29-34
Durchkontakte
Claims (21)
1. Elektronisches Bauteil mit Abschirmung (2) gegen elek
tromagnetische Streufelder, das einen Halbleiterchip (3)
aus einem Halbleitersubstrat (4) mit einer aktiven Ober
fläche (5) und einer passiven Rückseite (6) aufweist,
dadurch gekennzeichnet, daß
das elektronische Bauteil (1) eine vergrabene Schicht
(7) aufweist, die elektrisch leitend ist, wobei deren
Flächengröße der Größe der Fläche der Rückseite (6) ent
spricht und wobei die vergrabene Schicht (7) innerhalb
des Halbleitersubstrats (4) im Bereich der Rückseite (6)
angeordnet ist und mit einem äußeren Massepotential über
mindestens eine innerhalb des Halbleitersubstrat (4) an
geordnete Masseleitung (10) mit mindestens einer Kon
taktfläche (8) auf der Oberseite (5) des Halbleitersub
strats (4) verbunden ist.
2. Elektronisches Bauteil nach Anspruch 1,
dadurch gekennzeichnet, dass
die vergrabene Schicht (7) ein mit einer Störstellenkon
zentration von über 1 × 1020 cm-3 dotiertes Halbleiterma
terial aufweist.
3. Elektronisches Bauteil nach Anspruch 2,
dadurch gekennzeichnet, dass
das Halbleitermaterial mit dem Material des Halbleiter
substrats (4) identisch ist.
4. Elektronisches Bauteil nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, dass
das Halbleitersubstrat (4) einkristallines Silicium auf
weist.
5. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
eine elektrisch leitende ringförmige Schicht (11), die
sich von der Oberseite (5) des Halbleitersubstrats (4)
zu der vergrabenen Schicht (7) erstreckt, im Randbereich
(12) des elektronischen Bauteils (1) angeordnet ist.
6. Elektronisches Bauteil nach Anspruch 5,
dadurch gekennzeichnet, dass
die ringförmige Schicht (11) ein mit einer Störstellen
konzentration von über 1 × 120 cm-3 dotiertes Halblei
termaterial aufweist.
7. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch, gekennzeichnet, dass
das elektronische Bauteil (1) ein Bauteil einer Flip-
Chip-Montagetechnik ist.
8. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
das elektronische Bauteil (1) ein Hochfrequenzbauteil
ist.
9. Elektronisches Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
auf der Kontaktfläche (8) Lötbälle (19) oder Lötkontakt
höcker (20) angeordnet sind.
10. Elektronische Bauteil nach einem der vorhergehenden An
sprüche,
dadurch gekennzeichnet, dass
das elektronische Bauteil (1) mit seinen Lötbällen (19)
oder Lötkontakthöckern (20) auf einer Leiterplatte (14)
oder einem Keramiksubstrat (15) montiert ist.
11. Elektronisches Bauteil nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, dass
auf der Oberseite (5) des elektronischen Bauteils (1)
eine Umverdrahtungsfolie (16) mit Verbindungsleitungen
(17) angeordnet ist, welche Kontaktflächen (8) des Halb
leiterchips (3) mit auf der Umverdrahtungsfolie (16)
verteilten Ausgangskontaktflächen (18) verbindet, wobei
die Ausgangskontaktflächen (18) Lötbälle (19) oder Löt
kontakthöcker (20) tragen.
12. Elektronisches Bauteil nach Anspruch 9 oder Anspruch 11,
dadurch gekennzeichnet, dass
das Massepotential (9) über mindestens einen Lötball
(19) oder einen Lötkontakthöcker (20) über die Umver
drahtungsfolie (16) und über die ringförmige Schicht
(11) an der vergrabenen Schicht (7) anliegt.
13. Verfahren zur Herstellung eines elektronischen Bauteils
(1) mit Abschirmung (2) gegen elektromagnetische Streu
felder gemäß einem der Ansprüche 1 bis 12, wobei das
elektronische Bauteil (1) einen Halbleiterchip (3) aus
einem Halbleitersubstrat (4) mit einer aktiven Oberseite
(5) und einer passiven Rückseite (6) aufweist, und wobei
das Verfahren folgende Verfahrensschritte aufweist:
- - Bereitstellen eines Halbleiterwafers (13) für min destens eine integrierte Schaltung eines elektroni schen Bauteils (1) auf der aktiven Oberseite (5),
- - Implantieren von Störstellen zur Bildung einer ver grabenen Schicht (7), die elektrisch leitend ist und deren Flächengröße der Größe der Fläche der Rückseite (6) entspricht, von der Rückseite des Halbleiterwafers (13) aus,
- - Einbringen einer elektrisch leitenden ringförmigen Schicht (11) von der Oberseite des Halbleiterwafers (13) aus bis zu der vergrabenen Schicht (7) in dem Randbereich der integrierten Schaltung für ein elektronisches Bauteil (1) von der Oberseite des Halbleiterwafers (13) aus,
- - Vereinzeln des Halbleiterwafers zu Halbleiterchips (3) nach Vollenden von Verfahrensschritten auf dem Halbleiterwafer (13) zur Herstellung der integrier ten Schaltung innerhalb der ringförmigen Schicht (11),
- - Verpacken des Halbleiterchips (3) zu einem elektro nischen Bauteil (1) mit Abschirmung (2).
14. Verfahren zur Herstellung eines elektronischen Bauteils
(1) mit Abschirmung (2) gegen elektromagnetische Streu
felder gemäß einem der Ansprüche 1 bis 12, wobei das
elektronische Bauteil (1) ein Halbleiterchip (3) aus ei
nem Halbleitersubstrat (4) mit einer aktiven Oberseite
(5) und einer passiven Rückseite (6) aufweist, wobei das
Verfahren folgende Verfahrensschritte aufweist:
- - Bereitstellen eines Halbleiterwafers (13) für min destens eine integrierte Schaltung eines elektroni schen Bauteils (1) auf der aktiven Oberseite (5),
- - Aufwachsen einer Schichtfolge aus elektrisch lei tendem Halbleitermaterial und nachfolgend elek trisch eigenleitendem Halbleitermaterial auf der Oberseite eines Halbleiterwafers (13) durch ein epitaxiales Aufwachsen der Schichten auf dem Halb leiterwafer (13), wobei die elektrisch leitende Schicht zu einer vergrabenen Schicht (7) unter der elektrisch eigenleitenden Schicht wird,
- - Einbringen einer elektrisch leitenden ringförmigen Schicht (11) von der Oberseite des Halbleiterwafers (13) aus, die sich durch die eigenleitende Schicht hindurch bis zu der vergrabenen Schicht (7) er streckt, wobei die ringförmige Schicht (11) im Randbereich des elektronischen Bauteils (1) ange ordnet wird,
- - Vereinzeln des Halbleiterwafers (13) zu Halbleiter chips (3) nach Vollenden von Verfahrensschritten auf dem Halbleiterwafer (13) zur Herstellung minde stens einer integrierten Schaltung innerhalb der ringförmigen Schicht (11),
- - Verpacken des Halbleiterchips (3) zu einem elektro nischen Bauteil (1) mit Abschirmung (2).
15. Verfahren nach Anspruch 13 oder Anspruch 14,
dadurch gekennzeichnet, dass
zur Herstellung der vergrabenen Schicht (7) das Halblei
termaterial mit einer Störstellenkonzentration von min
destens 1 × 1020 cm-3 dotiert wird.
16. Verfahren nach einem der Ansprüche 14 bis 15,
dadurch, gekennzeichnet, dass
auf Kontaktflächen (8) der Oberseite (5) des Halbleiter
wafers (13) Lötbälle (19) oder Lötkontakthöcker (20) vor
dem Vereinzeln des Halbleiterwafers (13) zu Halbleiter
chips (3) angeordnet und aufgelötet werden.
17. Verfahren nach einem der Ansprüche 13 bis 16,
dadurch gekennzeichnet, dass
beim Verbinden der Lötbälle (19) oder der Lötkontakthöc
ker (20) mit einer Leiterplatte (14) oder einem Kera
miksubstrat (15) gleichzeitig mindestens ein Lötball
(19) oder Lötkontakthöcker (20) mit einem Massepotential
(9) verbunden wird.
18. Verfahren nach Anspruch 16,
dadurch gekennzeichnet, dass
zunächst die Kontaktflächen (8) des Halbleiterchips (3)
mit Verbindungsleitungen (17) einer Umverdrahtungsfolie
(16) verbunden werden.
19. Verfahren nach Anspruch 18,
dadurch gekennzeichnet, dass
die Lötbälle (19) oder die Lötkontakthöcker (20) der Um
verdrahtungsfolie (16) mit Leitungen (21) einer Leiterplatte
(14) oder eines Keramiksubstrats (15) verbunden
werden, wobei mindestens einer der Lötbälle (19) oder
der Lötkontakthöcker (20) mit einer masseführenden Lei
tung (22) der Leiterplatte (14) oder des Keramiksub
strats (15) verbunden wird.
20. Verfahren nach einem der Ansprüche 13 bis 19,
dadurch gekennzeichnet, dass
eine ringförmige Kontaktfläche (8) im Randbereich (12)
der Oberseite (5) des Halbleiterchips (3) angeordnet
wird, welche die ringförmige Schicht (11) kontaktiert.
21. Verfahren nach Anspruch 19,
dadurch gekennzeichnet, dass
mehrere ringförmig angeordnete Lötbälle (19) oder Löt
kontakthöcker (20) mit der ringförmigen Schicht (11) im
Randbereich (12) des Halbleiterchips (3) elektrisch ver
bunden werden.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100481216B1 (ko) * | 2002-06-07 | 2005-04-08 | 엘지전자 주식회사 | 볼 그리드 어레이 패키지 및 그의 제조 방법 |
US20050133933A1 (en) * | 2003-12-19 | 2005-06-23 | Advanpack Solutions Pte. Ltd. | Various structure/height bumps for wafer level-chip scale package |
JP2005268428A (ja) * | 2004-03-17 | 2005-09-29 | Mitsubishi Electric Corp | 基板の電磁シールド構造 |
JP5055892B2 (ja) * | 2006-08-17 | 2012-10-24 | ソニー株式会社 | 半導体装置の製造方法 |
JP5103032B2 (ja) * | 2007-03-01 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR101935502B1 (ko) * | 2012-08-30 | 2019-04-03 | 에스케이하이닉스 주식회사 | 반도체 칩 및 이를 갖는 반도체 패키지 |
DE102017212799A1 (de) * | 2017-07-26 | 2019-01-31 | Siltronic Ag | Epitaktisch beschichtete Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6092281A (en) * | 1998-08-28 | 2000-07-25 | Amkor Technology, Inc. | Electromagnetic interference shield driver and method |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4106049A (en) * | 1976-02-23 | 1978-08-08 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device |
FR2554638A1 (fr) * | 1983-11-04 | 1985-05-10 | Efcis | Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat |
JPH0393266A (ja) * | 1989-09-05 | 1991-04-18 | Nec Corp | 半導体メモリ |
JPH0824193B2 (ja) * | 1990-10-16 | 1996-03-06 | 工業技術院長 | 平板型光弁駆動用半導体装置の製造方法 |
US5283454A (en) * | 1992-09-11 | 1994-02-01 | Motorola, Inc. | Semiconductor device including very low sheet resistivity buried layer |
JP2728070B2 (ja) * | 1995-11-30 | 1998-03-18 | 日本電気株式会社 | 電界効果トランジスタ |
US5897335A (en) * | 1997-02-04 | 1999-04-27 | Integrated Device Technology, Inc. | Flip-chip bonding method |
US5866943A (en) * | 1997-06-23 | 1999-02-02 | Lsi Logic Corporation | System and method for forming a grid array device package employing electomagnetic shielding |
US6317333B1 (en) * | 1997-08-28 | 2001-11-13 | Mitsubishi Denki Kabushiki Kaisha | Package construction of semiconductor device |
US6109530A (en) * | 1998-07-08 | 2000-08-29 | Motorola, Inc. | Integrated circuit carrier package with battery coin cell |
-
2000
- 2000-11-17 DE DE10065895A patent/DE10065895C1/de not_active Expired - Fee Related
-
2001
- 2001-11-16 JP JP2001352373A patent/JP3977058B2/ja not_active Expired - Lifetime
- 2001-11-19 US US09/993,266 patent/US7045881B2/en not_active Expired - Fee Related
-
2006
- 2006-03-23 US US11/387,403 patent/US20060183306A1/en not_active Abandoned
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6092281A (en) * | 1998-08-28 | 2000-07-25 | Amkor Technology, Inc. | Electromagnetic interference shield driver and method |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10337256A1 (de) * | 2002-11-21 | 2004-06-09 | Giesecke & Devrient Gmbh | Integrierte Schaltkreisanordnung und Verfahren zur Herstellung derselben |
Also Published As
Publication number | Publication date |
---|---|
US20060183306A1 (en) | 2006-08-17 |
US20020081819A1 (en) | 2002-06-27 |
JP2002208595A (ja) | 2002-07-26 |
JP3977058B2 (ja) | 2007-09-19 |
US7045881B2 (en) | 2006-05-16 |
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