DE10059880A1 - Schaltungsanordnung und Verfahren zur Interpolation von Inkrementalsignalen - Google Patents

Abstract

Es wird eine Schaltungsanordnung und ein Verfahren zur Interpolation von Inkrementalsignalen angegeben. Hierbei wird einer Widerstandsbrückenschaltung, deren Brückenzweige mehrere Abgriffe aufweisen, ein Paar phasenversetzter Inkrementalsignale zugeführt. An den beiden Eingängen eines Komparators liegen Signale an, die aus einem Paar gegenüberliegender Abgriffe der Widerstandsbrückenschaltung resultieren. Ferner ist ein Multiplexer vorgesehen, über den der Komparator zyklisch mit verschiedenen Abgriffspaaren verbindbar ist. Die Widerstandsbrückenschaltung ist als schaltbares Widerstandsnetzwerk ausgebildet (Figur 1).

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Interpola­ tion von Inkrementalsignalen nach dem Oberbegriff des Anspruches 1. Desweiteren betrifft die vorliegende Erfindung ein Verfahren zur Interpolation von Inkrementalsignalen nach dem Oberbegriff des Anspruches 10.

Eine gattungsgemäße Schaltungsanordnung sowie ein gattungsgemäßes Verfahren sind aus der deutschen Patentanmeldung DE 195 06 276 A1 be­ kannt. Zur Vergrößerung der Auflösung eines inkrementalen Positionsmess­ systems wird in dieser Druckschrift eine Interpolation, d. h. eine weitere Un­ terteilung der periodischen Inkrementalsignale, vorgeschlagen. Wesentlich ist bei der vorgeschlagenen Interpolationsvariante, dass über einen Multiplexer jeweils Abgriffspaare einer Widerstandsbrückenschaltung zyklisch auf die Eingänge eines einzigen, nachgeordneten Komparators durchgeschaltet werden. Der realisierbare Interpolationsfaktor IF steht hierbei in direktem Zusammenhang mit der Anzahl von Widerständen bzw. der Zahl der Ab­ griffspaare in der Widerstandsbrücke. Dies bedeutet, dass im Fall eines höheren Interpolationsfaktors IF entsprechend mehr Widerstände in der Wider­ standsbrückenschaltung und damit auch entsprechend mehr Leitungen des Multiplexers zum zyklischen Durchschalten der Abgriffspaare benötigt wer­ den. So erfordert etwa ein Interpolationsfaktor IF = 100 insgesamt 400 geeig­ net dimensionierte Widerstände und Leitungen. Je mehr Widerstände und entsprechende Leitungen aber benötigt werden, desto größer ist auch der entsprechende Platzbedarf im Falle einer integrierten Schaltungsanordnung auf einem Chip. Eine integrierte Lösung ist somit insbesondere im Fall gro­ ßer Interpolationsfaktoren aufgrund der hohen Anzahl erforderlicher Bau­ elemente nur mit einem deutlich erhöhten Platzverbrauch realisierbar.

Aufgabe der vorliegenden Erfindung ist es daher, die gattungsgemäße Schaltungsanordnung bzw. das gattungsgemäße Verfahren dahingehend zu verbessern, dass auch im Fall höherer Interpolationsfaktoren die Anzahl er­ forderlicher Bauelemente nicht zu groß wird.

Diese Aufgabe wird gelöst durch eine Schaltungsanordnung mit den Merk­ malen im kennzeichnenden Teil des Anspruches 1.

Vorteilhafte Ausführungsformen der erfindungsgemäßen Schaltungsanord­ nung ergeben sich aus den Maßnahmen, die in den von Anspruch 1 abhän­ gigen Ansprüchen aufgeführt sind.

Ferner wird die aufgeführte Aufgabe durch ein Verfahren gemäß dem kenn­ zeichnenden Teil des Anspruches 10 gelöst.

Vorteilhafte Ausführungsformen des erfindungsgemäßen Verfahrens erge­ ben sich aus den von Anspruch 10 abhängigen Ansprüchen.

Erfindungsgemäß wird demzufolge die ursprünglich für einen bestimmten Interpolationsfaktor fest vorgegebene Widerstandsbrückenschaltung durch ein schaltbares Widerstandsnetzwerk ersetzt. Hierzu eignet sich vorzugs­ weise ein R-2R-Widerstandsnetzwerk. Durch ein geeignet dimensioniertes, schaltbares Widerstandsnetzwerk lassen sich mit einer deutlich geringeren Anzahl erforderlicher Widerstände die benötigten Widerstandswerte der Brü­ ckenschaltung einstellen. Auch im Fall hoher Interpolationsfaktoren ist somit die Realisierung integrierter Lösungen ohne signifikant größeren Platzbedarf möglich, da deutlich weniger Bauelemente benötigt werden.

Ferner reduziert sich aufgrund der deutlich geringeren Anzahl von Wider­ ständen bei höheren Interpolationsfaktoren auch die Anzahl erforderlicher Leitungen des Multiplexers.

Die Verwendung von R-2R-Widerstandsnetzwerken hat desweiteren zur Folge, dass lediglich ein definierter Widerstandwert R in der Widerstands­ brückenschaltung benötigt wird. Eventuelle Fertigungstoleranzen haben dann auf alle eingesetzten Einzelwiderstände die gleichen Auswirkungen. Es resultieren somit auch fertigungstechnische Vereinfachungen im Vergleich zur gattungsgemäßen Interpolationsanordnung, die die präzise Einhaltung definierter Widerstandsteilerverhältnisse erfordert.

Im Rahmen der vorliegenden Erfindung existieren verschiedenste Ausfüh­ rungsvarianten geeigneter Schaltungsanordnungen, die sich i. w. durch die Anzahl, Anordnung und/oder Ausgestaltung der benötigten Widerstands­ netzwerke unterscheiden. Derart ist sichergestellt, dass eine flexible Anpas­ sung der vorliegenden Erfindung an verschiedenste Anforderungen möglich ist.

Weitere Vorteile sowie Einzelheiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung mehrerer Ausführungsbeispiele an­ hand der beiliegenden Figuren.

Dabei zeigt:

Fig. 1 ein schematisiertes Blockschaltbild der erfindungsge­ mäßen Schaltungsanordnung;

Fig. 2 eine schematisierte Darstellung eines Teiles einer ersten Ausführungsform der erfindungsgemäßen Schaltungsanordnung;

Fig. 3a, 3b jeweils eine mögliche Variante eines geeigneten R-2R- Widerstandsnetzwerkes, das in Verbindung mit der Schaltungsanordnung in Fig. 2 einsetzbar ist;

Fig. 4a, 4b jeweils Blockschaltbilder von Teilen einer zweiten Ausführungsform der erfindungsgemäßen Schaltungs­ anordnung, wobei das schaltbare Widerstandsnetz­ werk als gewichtetes Widerstandsnetzwerk ausgebil­ det ist.

In Fig. 1 ist ein schematisiertes Blockschaltbild der erfindungsgemäßen Schaltungsanordnung dargestellt, anhand dessen nachfolgend das grund­ sätzliche Prinzip der vorliegenden Erfindung erläutert wird.

Eingangsseitig liegen an der erfindungsgemäßen Schaltungsanordnung die analogen, periodischen Inkrementalsignale SIN, -SIN, COS und -COS an. Mit Hilfe der nachfolgend zu beschreibenden, erfindungsgemäßen Schal­ tungsanordnung erfolgt eine Interpolation der Inkrementalsignale, d. h. eine weitere Unterteilung derselben. Am Ausgang der Schaltungsanordnung ste­ hen damit Positionsinformationen mit einer Auflösung zur Verfügung, die deutlich größer ist als die Auflösung der eingangsseitigen Inkrementalsig­ nale SIN, -SIN, COS und -COS. Beispielsweise sind mit Hilfe der vorliegen­ den Erfindung Interpolationsfaktoren IF = 1000 realisierbar; gleichzeitig ist auch eine hochintegrierte Ausbildung der erfindungsgemäßen Schaltungs­ anordnung möglich. Die entsprechend hochaufgelösten Positionsinformatio­ nen können dann in einer nachgeordneten - nicht dargestellten - Folgeelek­ tronik weiterverarbeitet werden, beispielsweise in einer numerischen Werk­ zeugmaschinensteuerung.

Die eingangsseitigen Inkrementalsignale SIN, -SIN, COS und -COS werden in bekannter Art und Weise mit Hilfe einer - nicht dargestellten - Positions­ messeinrichtung erzeugt, die eine Abtasteinheit und eine periodische Messteilung umfasst. Im Fall der Relativbewegung von Abtasteinheit und Messteilung resultieren die periodischen Inkrementalsignale SIN, -SIN, COS und -COS. Die Art und Weise der Signalerzeugung spielt für die vorliegende Erfindung keine weitere Rolle, d. h. es können bekannte optische, magneti­ sche, kapazitive oder aber induktive Abtastprinzipien eingesetzt werden. Ebenso können sowohl rotatorische als auch lineare Positionsmesseinrich­ tungen in Verbindung mit der vorliegenden Erfindung betrieben werden.

Die Inkrementalsignale SIN und COS weisen einen üblichen Phasenversatz von 90° zueinander auf; die Signale -SIN bzw. -COS besitzen zu den Sig­ nalen SIN und COS jeweils einen Phasenversatz von 180° und werden auch als sogenannte Gegentaktsignale bezeichnet. Letztere sind nicht zwangsläufig er­ forderlich, sondern dienen lediglich zur Eliminierung von Gleichanteilen in den Signalen bzw. zur Verbesserung der Störsicherheit. Prinzipiell würde für die vorliegende Erfindung eingangsseitig somit ein Paar phasenversetzter Inkrementalsignale SIN, COS ausreichen.

Die Inkrementalsignale SIN, -SIN, COS und -COS werden auf die Eingänge einer Widerstandsbrückenschaltung 1 geschaltet, die erfindungsgemäß als schaltbares Widerstandsnetzwerk ausgebildet ist und mehrere Brücken­ zweige sowie mehrere Abgriffe für die Ausgangssignale umfasst. Die Anzahl der Brückenzweige bzw. der Abgriffe ist hierbei abhängig vom jeweils erfor­ derlichen Interpolationsfaktor IF. Das schaltbare Widerstandsnetzwerk ist in der Prinzipdarstellung der Fig. 1 nur schematisch angedeutet; eine Erläute­ rung konkreter Ausführungsbeispiele folgt im Verlauf der weiteren Beschrei­ bung. An dieser Stelle sei lediglich erwähnt, dass es sich beim schaltbaren Widerstandsnetzwerk vorzugsweise um ein sogenanntes R-2R-Widerstandsnetzwerk handelt; alternativ wäre als schaltbares Widerstandsnetzwerk auch ein ge­ wichtetes Widerstandsnetzwerk einsetzbar. Ebenso können gegebenenfalls auch meh­ rere, derartige Widerstandsnetzwerke in einer erfindungsgemäßen Schal­ tungsanordnung zum Einsatz kommen usw.

Ein R-2R-Widerstandsnetzwerk umfasst eine erste Anzahl von Widerstän­ den mit dem Widerstandswert R sowie eine zweite Anzahl von Widerständen mit dem Widerstandswert 2R. Aufgrund der gewählten Verschaltung des R- 2R-Widerstandsnetzwerkes lassen sich innerhalb eines bestimmten Berei­ ches eine Vielzahl von Widerstandswerten definiert einstellen, indem ent­ sprechende Schaltelemente im Widerstandsnetzwerk betätigt werden. In Bezug auf derartige R-2R-Widerstandsnetzwerke sei beispielsweise auf das Kapitel 23.2.3 in Tietze, Schenk: "Halbleiterschaltungstechnik", 10. Aufl. (S. 754-755) verwiesen.

Um mit Hilfe eines R-2R-Widerstandsnetzwerkes etwa einen Interpolations­ faktor IF = 1000 zu realisieren, sind beispielsweise lediglich 44 Widerstände mit einem Widerstandswert R sowie 44 Leitungen zum Multiplexer erforder­ lich.

Der Widerstandsbrückenschaltung 1 ist ein Komparator 3 nachgeordnet, auf dessen zwei Eingänge 3.1, 3.2 jeweils ein Abgriffspaar der Widerstandsbrü­ ckenschaltung 1 durchgeschaltet wird. Bei den an den Komparatoreingän­ gen 3.1, 3.2 anliegenden Signalen handelt es sich jeweils um diejenigen Signale, die aus einem Paar gegenüberliegender Abgriffe der Widerstands­ brückenschaltung 1 resultieren, d. h. es handelt sich um die jeweils ge­ genphasigen Signale SIN, -SIN bzw. COS, -COS mit einem Phasenversatz von 180°.

Ein Multiplexer 2 übernimmt das zyklische Durchschalten verschiedener Ab­ griffspaare, d. h. das Verbinden des Komparators 3 bzw. der Komparatorein­ gänge 3.1, 3.2 mit den verschiedenen Abgriffspaaren; das zyklische Durch­ schalten erfolgt hierbei mit einer Frequenz, die deutlich größer als die Fre­ quenz der eingangsseitig anliegenden Inkrementalsignale SIN, -SIN, COS und -COS ist.

Gleichzeitig übernimmt der Multiplexer 2 neben dem zyklischen Durch­ schalten der Abgriffspaare auch das korrekte Einstellen des schaltbaren Wi­ derstandsnetzwerkes, indem dessen - in Fig. 1 nicht dargestellte - Schaltelemente geeignet synchronisiert betätigt werden. Der Multiplexer 2 ist vor­ zugsweise als Analog-Multiplexer ausgebildet.

Im Komparator 3 erfolgt jeweils ein Wertevergleich der eingangsseitig anlie­ genden, gegenphasigen Signale aus einem Abgriffspaar, wie dies auch in der bereits erwähnten DE 195 06 276 A1 erläutert ist. Je nach Vergleichser­ gebnis liegt am Komparatorausgang 3.3 entweder eine logische "0" oder eine logische "1" an, über die ein nachgeordneter Zähler 6 definiert ange­ steuert wird. Hierbei erfolgt beispielsweise im Fall einer vom Komparator 3 gelieferten, logischen "0" ein Vorwärtszählen mit einer bestimmten Zähler­ schrittweite; im Fall einer am Komparatorausgang 3.3 anliegenden, logischen "1" erfolgt ein Rückwärtszählen mit der jeweiligen Zählerschrittweite. Die Zählerschrittweite, d. h. die konkrete Größe eines einzelnen Zählschrittes, ist stets abhängig von der Dimensionierung der Widerstandsbrückenschaltung; beispielsweise lässt sich im Fall der Verwendung von ingesamt 11 Wider­ ständen in einem R-2R-Netzwerk ein Interpolationsfaktor IF = 1000 realisie­ ren, d. h. die Zählerschrittweite entspricht dann 360°/1000.

Der jeweilige Zählerstand, der demnach dem Interpolationswert entspricht, gelangt anschließend zu einer Steuereinheit 4, die den aktuellen Zähler­ stand wiederum als codierte Information auf eine digitale Ausgangsstufe 8 ausgibt. Hierzu wird der entsprechende Zählerstand in eine definierte Bit­ folge umgewandelt, die dann von der Ausgangsstufe seriell an eine Folge­ elektronik zur Weiterverarbeitung übertragen wird.

Der Steuereinheit 7, dem Zähler 6 sowie der Ausgangsstufe 8 wird von einer Taktgebereinheit 7 jeweils ein bestimmter Arbeitstakt vorgegeben. Dadurch wird im wesentlichen sichergestellt, dass alle Abläufe in der erfindungsge­ mäßen Schaltungsanordnung geeignet synchronisiert verlaufen. Besonders vorteilhaft erweist sich hierbei beispielsweise, wenn in den logischen HIGH- Phasen des Arbeitstaktes bestimmte Aufgaben des Komparators 3 abgear­ beitet werden, während in den logischen LOW-Phasen bestimmte Aufgaben des Multiplexers 2 abgearbeitet werden oder umgekehrt.

Die erfindungsgemäße Schaltungsanordnung umfasst desweiteren eine in einem geeigneten Speicherbaustein abgespeicherte Tabelle 5, über die der Multiplexer 2 in Abhängigkeit des aktuellen Zählerstandes das zyklische Durchschalten der Widerstandsbrückenschaltung 1 steuert. Gleichzeitig wird über die Tabelle 5 und den Multiplexer 2 damit auch die Einstellung der je­ weils gerade erforderlichen Widerstandsbeschaltung des schaltbaren Wider­ standsnetzwerkes der Widerstandsbrückenschaltung 1 gesteuert. In der Ta­ belle sind zu diesem Zweck eingangsseitig die möglichen Zählerstände Z abgespeichert, beispielsweise Zählerstände von Z = 0 bis Z = 400. Jedem Zählerstand Z ist ausgangsseitig eine definierte Bitfolge aus Werten "0" und "1" zugeordnet, über die das schaltbare Widerstandsnetzwerk 1 angesteuert wird. Beispielsweise kann hierzu eine Bitfolge mit einer Breite von 10 Bit vorgesehen werden, über die Schaltelemente des schaltbaren Widerstands­ netzwerkes 1 betätigt werden. Über die Tabelle 5 erfolgt demzufolge eine Umcodierung des aktuellen Zählerstandes Z bzw. des aktuellen Interpolati­ onswertes in eine geeignete Bitfolge zur Ansteuerung des schaltbaren Wi­ derstandsnetzwerkes 1. Hierzu stellt die Tabelle 5 demzufolge einen defi­ nierten Zusammenhang zwischen aktuellen Interpolationswerten und einer jeweils zugehörigen Einstellung des schaltbaren Widerstandsnetzwerkes her.

Ferner weist die erfindungsmäße Schaltungsanordnung im dargestellten Beispiel einen Richtungsdiskriminator 9 auf, dem eingangsseitig die anlie­ genden Inkrementalsignale SIN, -SIN, COS und -COS zugeführt werden. Aus den jeweils anliegenden Inkrementalsignalen SIN, -SIN, COS und -COS ermittelt der Richtungsdiskriminiator in bekannter Art und Weise die jeweilige Bewegungsrichtung, d. h. VOR oder RÜCK und übermittelt diese Information an die Steuereinheit 4. Die Richtungsinformation wird von der Steuereinheit 4 genutzt, um bei einer eventuellen Richtungsumkehr sicherzustellen, dass keine Zählschrittinformation verloren geht, wie dies etwa in der DE 195 06 276 A1 der Fall ist.

Die vorab erläuterten Komponenten der erfindungsgemäßen Schaltungsan­ ordnung können sowohl soft- als auch hardwaremäßig ausgebildet sein.

Desweiteren ist es selbstverständlich möglich, die Funktionalitäten mehrerer Komponenten in einer gemeinsamen, funktionalen Einheit zu realisieren usw.

Der Ersatz der üblicherweise fest vorgegebenen Widerstandsbrückenschal­ tung durch ein oder mehrere, schaltbare Widerstandsnetzwerke in der erfin­ dungsgemäßen Schaltungsanordnung bietet eine Reihe von Vorteilen ge­ genüber dem Stand der Technik. So ist insbesondere eine hochintegrierte Ausführung auf einem Chip auch bei großen Interpolationsfaktoren möglich, da der Bedarf an einzelnen Widerständen und Leitungen in der Wider­ standsbrückenschaltung nicht mehr linear mit dem Interpolationsfaktor IF ansteigt. Der auf dem Chip erforderliche Platz für die zur Ansteuerung des Multiplexers 2 nötige Tabelle 5 bzw. den entsprechenden Speicherbaustein ist deutlich geringer als die ansonsten nötige Fläche für die Vielzahl von Wi­ derständen bei hohen Interpolationsfaktoren.

Anhand der weiteren Figuren werden nachfolgend verschiedene Varianten bzgl. konkreter Anordnungen von schaltbaren Widerstandsnetzwerken in der erfindungsgemäßen Schaltungsanordnung erläutert.

In Fig. 2 ist eine Teilansicht einer ersten Ausführungsform der erfindungs­ gemäßen Schaltungsanordnung in einem schematisierten Blockschaltbild dargestellt.

Die periodischen Inkrementalsignale SIN, -SIN, COS und -COS gelangen zunächst auf eine Multiplexer-Schalteinheit 12, die in diesem Beispiel insge­ samt 8 Schaltelemente 12.1-12.8 umfasst. Die Ansteuerung der Multi­ plexer-Schalteinheit 12 bzw. der entsprechenden Schaltelemente 12.1-12.8 übernimmt eine geeignete Multiplexer-Logikeinheit 112, die zu diesem Zweck wiederum von der - nicht dargestellten - Steuereinheit angesteuert wird. Im vorliegenden Beispiel besteht der Multiplexer demzufolge aus einer Multiplexer-Schalteinheit 12 sowie einer zur Ansteuerung desselben dienen­ den Multiplexer-Logikeinheit 112.

Die am Ausgang der Multiplexer-Schalteinheit 12 anliegenden, beiden Sig­ nale S_IN1, S_IN2 gelangen anschließend auf je ein schaltbares Widerstands­ netzwerk 10a, 10b, welche jeweils als R-2R-Widerstandsnetzwerke ausge­ bildet sind. Die an den beiden Ausgängen 10a.2, 10b.2 der schaltbaren Wi­ derstandsnetzwerke 10a, 10b anliegenden Signale werden schließlich auf die beiden Eingänge 13.1, 13.2 des Komparators 13 durchgeschaltet, über den diese in bekannter Art und Weise weiterverarbeitet werden.

In den beiden Fig. 3a und 3b sind jeweils geeignete R-2R-Widerstands­ netzwerke 10a schematisiert dargestellt, wie sie in Schaltungsanordnungen gemäß Fig. 2 eingesetzt werden können. Für die Schaltungsanordnung ge­ mäß Fig. 2 sind hierbei je zwei derartige R-2R-Widerstandsnetzwerke er­ forderlich. Funktionsgleiche Elemente sind in beiden Beispielen mit den glei­ chen Bezugszeichen bezeichnet.

Die beiden Schaltungsvarianten der R-2R-Widerstandsnetzwerke 10a um­ fassen jeweils drei Einzelwiderstände mit dem Wert R sowie 5 Einzelwider­ stände mit dem Wert 2R. Mithilfe von 4 Schaltelementen 11.1-11.4, die von der Multiplexer-Logikeinheit 112 angesteuert werden, lassen sich in defi­ nierter Art und Weise Widerstandswerte in einem vorgegebenem Intervall einstellen. An den Eingängen 10a.3 liegen jeweils die von der Multiplexer- Schalteinheit 12 kommenden Signale S_IN1 an; über die Ausgänge 10a.2 wer­ den die resultierenden Ausgangssignale auf den nachgeordneten Kompa­ rator durchgeschaltet. Über den Eingängen 10a.1 liegen die R-2R-Wider­ standsnetzwerke 10a jeweils an einer Versorgungsspannung U₀.

Eine zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung sei abschließend anhand der beiden Fig. 4a und 4b erläutert.

Hierbei zeigt Fig. 4a wiederum eine Teilansicht der zweiten Ausführungs­ form der erfindungsgemäßen Schaltungsanordnung in einem schematisier­ ten Blockschaltbild. Die am Eingang anliegenden Inkrementalsignale SIN, - SIN, COS, -COS gelangen in dieser Ausführungsvariante auf insgesamt vier schaltbare Widerstandsnetzwerke 100a, 100b, 100c, 100d, die nunmehr jeweils als gewichtete Widerstandsnetzwerke bzw. gewichtete Widerstands­ ketten ausgebildet sind. Ein Ausführungsbeispiel eines derartigen, gewich­ teten Widerstandsnetzwerkes ist in Fig. 4b schematisch dargestellt und umfasst, wie gezeigt, eine Reihe von seriell verschalteten Widerständen mit den Werten R, 2.R, . . ., 2ⁿ.R. Ferner sind wiederum Schaltelemente 110a, . . 110.n im Widerstandsnetzwerk vorgesehen, die von einer Multiplexer- Logikeinheit 1120 definiert angesteuert werden, um innerhalb eines be­ stimmten Intervalles vorgegebene Widerstandswerte einzustellen. Die an den Ausgängen der vier Widerstandsnetzwerke 100a, 100b, 100c, 100d re­ sultierenden Signale gelangen auf die Eingänge einer Multiplexer-Schaltein­ heit 120, die vier Schaltelemente 120.1-120.4 umfasst, die ebenfalls von der Multiplexer-Logikeinheit 1120 angesteuert werden. Hierbei erfolgt die Ansteuerung der Schaltelemente 120.1-120.4 derart, dass ein zyklisches Durchschalten der verschiedenen, gegenphasigen Abgriffspaare resultiert, die an den beiden Eingängen des nachgeordneten Komparators 130 anlie­ gen.

Dieses Ausführungsbeispiel unterscheidet sich somit in der Zahl und Art der eingesetzten Widerstandsnetzwerke vom vorhergehend erläuterten Beispiel. Ferner ist auch eine alternative Ausgestaltung des Multiplexers mit der zu­ gehörigen Multiplexer-Schalteinheit sowie der Multiplexer-Logikeinheit vorge­ sehen.

Neben den erläuterten Beispielen existieren hinsichtlich der konkreten Aus­ bildung geeigneter Schaltungsanordnungen im Rahmen der vorliegenden Erfindung selbstverständlich noch weitere Möglichkeiten.

Claims (17)

1. Schaltungsanordnung zur Interpolation von Inkrementalsignalen mit:
einer Widerstandsbrückenschaltung, der mindestens ein Paar pha­ senversetzter Inkrementalsignale zuführbar ist und deren Brücken­ zweige mehrere Abgriffe aufweisen,
einem Komparator, an dessen beiden Eingängen jeweils Signale an­ liegen, die aus einem Paar gegenüberliegende Abgriffe der Wider­ standsbrückenschaltung resultieren, sowie
einem Multiplexer, über den der Komparator zyklisch mit verschiede­ nen Abgriffspaaren der Widerstandsbrückenschaltung verbindbar ist, dadurch gekennzeichnet,
dass die Widerstandsbrückenschaltung (1) als schaltbares Wider­ standsnetzwerk (10a, 10b; 100a-100d) ausgebildet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das schaltbare Widerstandsnetzwerk (10a, 10b) als R-2R-Netzwerk ausgebildet ist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das schaltbare Widerstandsnetzwerk (100a-100d) als gewichtetes Widerstandsnetzwerk ausgebildet ist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass dem Komparator (3; 13; 130) ein Zähler (6) nachgeordnet ist, dem die Ausgangssignale des Komparators (3; 13; 130) zuführbar sind, und wobei der Zähler (6) die Ausgangssignale des Komparators in einen Zäh­ lerstand umsetzt, der dem aktuellen Interpolationswert entspricht.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass dem Zähler (6) eine Steuereinheit (4) nachgeordnet ist, der die am Aus­ gang des Zählers (6) anliegenden Zählerstände zuführbar sind und wo­ bei die Steuereinheit (4) die Zählerstände als codierte Information auf eine nachgeordnete, digitale Ausgangsstufe (8) ausgibt.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Steuereinheit (4) den Multiplexer (2) als auch das schaltbare Wider­ standsnetzwerk (10a, 10b; 100a-100d) derart ansteuert, dass ein zyk­ lisches Durchschalten der Abgriffspaare sowie die Einstellung vorgege­ bener Widerstandswerte im schaltbaren Widerstandsnetzwerk (10a, 10b; 100a-100d) resultiert.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Steuereinheit (4) zur Ansteuerung des Multiplexers (2) und damit des Widerstandsnetzwerkes (10a, 10b; 100a-100d) eine abgespei­ cherte Tabelle (5) zur Umcodierung des aktuellen Zählerstandes bzw. des aktuellen Interpolationswertes in eine geeignete Bitfolge zur An­ steuerung des Widerstandsnetzwerkes (10a, 10b; 100a-100d) ver­ wendet.

8. Schaltungsanordnung nach Anspruch 5, gekennzeichnet durch eine Taktgeber-Einheit (7), die der Steuereinheit (4), dem Zähler (6) sowie der Ausgangsstufe (8) einen definierten Takt vorgibt.

9. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1-8, dadurch gekennzeichnet, dass zur Ansteuerung des schaltbaren Wider­ standsnetzwerkes (10a, 10b; 100a-100d) eine abgespeicherte Tabelle (5) dient, die einen definierten Zusammenhang zwischen aktuellen In­ terpolationswerten und einer jeweils zugehörigen Einstellung des schaltbaren Widerstandsnetzwerkes (10a, 10b; 100a-100d) herstellt.

10. Verfahren zur Interpolation von Inkrementalsignalen, wobei:
einer Widerstandsbrückenschaltung, deren Brückenzweige mehrere Abgriffe aufweisen, mindestens ein Paar phasenversetzter Inkremental­ signale zugeführt wird,
einem Komparator jeweils Signale an dessen beide Eingänge zuge­ führt werden, die aus einem Paar gegenüberliegender Abgriffe der Wi­ derstandsbrückenschaltung resultieren und
ein Multiplexer verschiedene Abgriffspaare zyklisch mit dem Kompa­ rator verbindet,
dadurch gekennzeichnet,
dass die Widerstandsbrückenschaltung (1) als schaltbares Wider­ standsnetzwerk (10a, 10b; 100a-100d) ausgebildet ist, deren Wider­ stände zum zyklischen Durchschalten der Abgriffspaaare definiert ge­ schaltet werden.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Aus­ gangssignale des Komparators (3) einem nachgeordneten Zähler (6) zugeführt werden und vom Zähler (6) die Ausgangssignale des Kompa­ rators (3) in einen Zählerstand umgesetzt werden, der dem aktuellen Interpolationswert entspricht.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die am Ausgang des Zählers (6) anliegenden Zählerstände einer nachgeord­ neten Steuereinheit (4) zugeführt werden und die Steuereinheit (4) die Zählerstände als codierte Information auf eine nachgeordnete, digitale Ausgangsstufe (8) ausgibt.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Multi­ plexer (2) als auch das Widerstandsnetzwerk (10a, 10b; 100a-100d) von der Steuereinheit (4) derart angesteuert werden, dass ein zykli­ sches Durchschalten der Abgriffspaaare sowie die Einstellung vorgege­ bener Widerstandswerte im Widerstandsnetzwerk (10a, 10b; 100a-100d) resultiert.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass von der der Steuereinheit (4) zur Ansteuerung des Multiplexers (2) und des Wi­ derstandsnetzwerkes (10a, 10b; 100a-100d) eine abgespeicherte Ta­ belle (5) zur Umcodierung des aktuellen Zählerstandes bzw. des aktu­ ellen Interpolationswertes in eine geeignete Bitfolge zur Ansteuerung des Widerstandsnetzwerkes (10a, 10b; 100a-100d) verwendet wird.

15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass durch eine Taktgeber-Einheit (7) der Steuereinheit (4), dem Zähler (6) sowie der Ausgangsstufe (8) ein definierter Takt vorgegeben wird.

16. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass einem Richtungsdiskriminator (9) die periodischen Inkrementalsignale zuge­ führt werden sind, aus denen vom Richtungsdiskriminator (9) ein Rich­ tungssignal abgeleitet wird, welches wiederum auf einen Eingang der Steuereinheit (4) geschaltet wird.

17. Verfahren nach einem oder mehreren der Ansprüche 1-16, dadurch gekennzeichnet, dass zur Ansteuerung des schaltbaren Widerstands­ netzwerkes (10a, 10b; 100a-100d) eine abgespeicherte Tabelle (5) verwendet wird, die einen definierten Zusammenhang zwischen aktuel­ len Interpolationswerten und einer jeweils zugehörigen Einstellung des schaltbaren Widerstandsnetzwerkes (10a, 10b; 100a-100d) herstellt.