DE10054094B4

DE10054094B4 - Verfahren und Vorrichtung zur Datenübertragung

Info

Publication number: DE10054094B4
Application number: DE10054094A
Authority: DE
Inventors: Martin Perner
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2011-06-09
Anticipated expiration: 2020-11-01
Also published as: US6996187B2; DE10054094A1; US20020097804A1

Abstract

Verfahren zur Datenübertragung auf einer internen und/oder externen Übertragungsstrecke in und/oder zu einem Halbleiterbauelement, insbesondere einem Halbleiterspeicher, mit den Verfahrensschritten
Codieren einer Datenfolge zum Festlegen eines Signalpegels für wenigstens ein Datensignal in einem Datensignalblock; Übertragen des Datensignalblocks, und
Decodieren des wenigstens einen Datensignals in dem übertragenen Datensignalblock durch Bewertendes Signalpegels, um die übertragene Datenfolge zu ermitteln,
wobei zusätzlich zu dem codierten Datensignal ein Referenzsignalblock mit wenigstens einem Referenzsignalpegel übertragen wird, der mit dem Signalpegel des übertragenen codierten Datensignals verglichen wird, um eine Bewertung des Signalpegels vorzunehmen,
dadurch gekennzeichnet, dass wechselweise der Referenzsignalblock und der Datensignalblock beide synchron mit einem Taktsignal, vorzugsweise an einer steigenden und einer fallenden Taktflanke übertragen werden.

Description

Die Erfindung betrifft ein Verfahren zur Datenübertragung auf einer internen und/oder externen Übertragungsstrecke in und/oder zu einem Halbleiterbauelement, insbesondere einem Halbleiterspeicher, und eine entsprechende Datenübertragungsvorrichtung, bei denen eine Datenfolge durch Festlegen eines Signalpegels für ein Datensignal codiert, anschließend das Datensignal synchron mit einem Taktsignal übertragen und dann das Datensignal durch Bewerten des Signalpegels decodiert wird, um die übertragene Datenfolge zu ermitteln.
Die rasanten Fortschritte in der Halbleitertechnologie haben es ermöglicht, Prozessoren für Computer mit einer Taktrate im Gigahertz-Bereich zu entwickeln. Um solche Prozessoren effektiv nutzen zu können, ist es erforderlich, dass auch die Halbleiterspeicher, die Daten mit dem Prozessor austauschen, mit ähnlich hohen Datenübertragungsraten arbeiten. Als Halbleiterspeicher zum Datenaustausch mit Prozessoren bzw. Controllern werden vor allem Schreib-/Lesespeicher mit wahlfreien Zugriff (RAM) eingesetzt, bei denen Daten beliebig oft ein- und ausgelesen werden können. Die Schreib-/Lesespeicher sind dabei entweder als statische Speicher (SRAM), bei denen die eingeschriebenen Daten bei anliegender Betriebsspannung beliebig lange gespeichert werden können, oder als dynamische Speicher (DRAM), bei denen die Daten in den Speicherzellen in zyklischen Abständen aufgefrischt werden müssen, ausgebildet. DRAMs haben gegenüber SRAMs deutliche Vorteile bei der Integration der Speicherzellen und sind deshalb die bevorzugten Halbleiterspeicher in Computern.
Die Datenübertragung auf dem RAM erfolgt herkömmlicher Weise synchron mit dem Systemtakt. Dabei wird üblicherweise pro Datenein-/-ausgang des RAMs ein Bitsignal synchron zum Systemtakt innerhalb eines Taktzyklus übertragen. Bei einem vorgegebenen maximalen Spannungspegel von z. B. 3,3 V bedeutet dann ein an einer steigenden Taktflanke des Systemtakts angelegtes 0 V-Signal eine logische „0” und ein 3,3 V-Signal eine logische „1”. Um auch bei gestörter Signalübertragung den übertragenen Signalpegel sicher bewerten zu können, wird der mögliche Pegelbereich herkömmlicher Weise in zwei Stufen quantifiziert und jeweils als Bitsignal interpretiert. Dabei definiert beispielsweise ein Signalpegelbereich von 0 V bis 1,65 V dann einen Signalpegel für eine logische „0” und ein Signalpegelbereich von 1,66 V bis 3,3 V einen Signalpegel für eine logische „1”.
Um die Datenübertragungsrate gegenüber solchen herkömmlichen synchronen DRAMs weiter zu steigern, ist von der Firma Rambus ein Datenübertragungsverfahren entwickelt worden, bei dem die DRAMs mit einer doppelten Datenrate betrieben werden können. Bei diesem Verfahren wird pro Taktzyklus des DRAMs sowohl an einer steigenden als auch an einer fallenden Taktflanke des Systemtakts jeweils ein Bitsignal übertragen, das vom Speicherbaustein bewertet wird.
Aufgrund der ständig wachsenden Verarbeitungsgeschwindigkeit bei Prozessoren ist es jedoch erforderlich, die Datenübertragungsrate zu bzw. in den Halbleiterspeichern, insbesondere auch bei synchron arbeitenden DRAMs weiter zu steigern. Um dies zu erreichen, besteht die Möglichkeit, die Systemtaktrate für die Datenübertragung zu erhöhen, wobei sich jedoch für die maximal mögliche Taktrate aufgrund von Hochfrequenzeffekten Begrenzungen ergeben. Weiterhin besteht zur Steigerung der Datenübertragungsrate auch die Möglichkeit, die Anzahl der parallelen Datenein-/-ausgänge des Halbleiterspeichers zu erhöhen. Hier sind jedoch aufgrund der meist vorgegebenen Chipgröße Fertigungsbegrenzungen vorgegeben.
Um die Datenübertragungsrate bei synchronen DRAMs weiter zu erhöhen, ist von der Firma Rambus vorgeschlagen worden (vgl. http://www.eetimes.com/story/OEG200006236S0045) pro Datenein-/-ausgang des DRAMs zwei Bitsignale gleichzeitig synchron jeweils an einer steigenden und einer fallenden Taktflanke des Systemtakts zu übertragen. Dies wird dadurch erreicht, dass vier Signalpegel zur Pegelbewertung herangezogen werden, wobei dann z. B. ein Signalpegel von 0 V bis 0,5 V als Bitfolge „00”, ein Signalpegel von 0,5 V bis 1 V als Bitfolge „01”, ein Signalpegel von 1 V bis 1,5 V als Bitfolge „10” und ein Signalpegel von 1,5 V bis 2 V als Bitfolge „11” bewertet wird. Mit dieser Signalpegel-Multiplexingtechnik mit vier zu bewertenden Signalpegeln wird die Datenübertragungsrate gegenüber dem herkömmlichen Rambus-DRAM nochmals um den Faktor 2 erhöht.
Bei dem Signalpegel-Multiplexingverfahren besteht grundsätzlich die Möglichkeit, die Datenübertragungsrate weiter zu steigern, wenn zusätzliche Signalpegel zur Signalcodierung eingesetzt werden werden. Ein Problem ergibt sich jedoch dabei aus der Tatsache, dass nur ein begrenzter Maximalpegel für die Datenübertragung zur Verfügung steht. Wenn dann weitere Signalpegel zur Signalcodierung verwendet werden sollen, wird der Abstand zwischen den einzelnen Pegelniveaus so gering, dass aufgrund von Störungen aus der Übertragungsstrecke eine saubere Detektion der einzelnen Signalpegel durch den Speicherbaustein nicht mehr möglich ist. Insbesondere eine Signaldämpfung und ein vom Pegeluntergrund beeinflusstes Signalrauschen können nämlich zu einer Verzerrung des übertragenen Signals führen, die eine saubere Signalauflösung unmöglich machen.
Aus der US 5,793,815 ist ein gattungsgemäßes Multilevel-Datenübertragungsverfahren und eine entsprechende Vorrichtung bekannt, bei dem ein gemultiplextes Datensignal und ein Referenzsignal auf einer einzigen Datenübertragungsstrecke übertragen werden, wobei eine Initialisierung mit Hilfe von Testsigna vorgenommen wird.
Aufgabe der vorliegenden Erfindung ist es deshalb, ein Verfahren und eine Vorrichtung zur Datenübertragung auf einer Übertragungsstrecke in einem Halbleiterspeicher, insbesondere in einem synchronen DRAM, bereitzustellen, mit dem sich auf einfache und zuverlässige Weise die Datenübertragungsrate steigern lässt.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und eine Vorrichtung gemäß Anspruch 6 gelöst. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
Es wird eine Datenfolge durch Festlegen eines Signalpegels für ein Datensignal codiert, dann das Datensignal synchron mit einem Taktsignal übertragen und anschließend das Datensignal durch Bewerten des Signalpegels wieder decodiert, um die übertragene Datenfolge zu ermitteln, wobei zusätzlich zu dem codierten Datensignal ein Referenzsignalblock mit wenigstens einem Referenzpegel übertragen wird, der mit dem Signalpegel des codierten Datensignals verglichen wird, um eine Auswertung des Signalpegels vorzunehmen.
Durch die erfindungsgemäße Signalcodierung besteht die Möglichkeit, ein Vielfachpegel-Multiplexing durchzuführen, bei dem nur ein geringer Signalabstand zwischen den einzelnen Pegelniveaus erforderlich ist, da aufgrund der vom Maximalpegel und Pegeluntergrund unabhängig durchgeführten Signalpegelreferenzierung eine saubere Pegelauflösung auch bei kleinem Pegelabstand gewährleistet wird.
Es wird weiter die Anzahl der Datensignale im Datensignalblock und/oder die Anzahl der gemultiplexten Pegelniveaus so festgelegt, dass eine Testdatenfolge von einem Sender als eine vorbestimmte Anzahl von Datensignalen mit einer vorbestimmten Anzahl von gemultiplexten Signalpegeln auf die Übertragungsstrecke ausgegeben wird, wobei die gemultiplexten Signalpegel der Datensignale auf der Grundlage des wenigstens einen Referenzsignals im vorher übertragenen Referenzsignalblock bewertet werden, um die Testdatenfolgen bei einem Empfänger zu decodieren. Anschließend wird dann die decodierte Testdatenfolge beim Empfänger wieder codiert werden, mit dem Referenzsignalblock zusammen an den Sender zurück übertragen und wiederum vom Sender decodiert, um festzustellen, ob ein korrekter Übertragungsvorgang zwischen Sender und Empfänger ausgeführt wurde. Je nach Ergebnis wird dann iterativ in einer vorgegebenen Schrittfolge die Anzahl der Datensignale und/oder die Anzahl der Multiplexstufen für den Signalpegel im Datensignalblock solange angepasst werden, bis sich eine maximale Datenübertragungsrate ergibt, bei der noch eine fehlerfreie Pegelsignalbewertung der einzelnen übertragenen Datensignale zwischen Sender und Empfänger erfolgt. Durch diesen Initialisierungsvorgang besteht die Möglichkeit auf einfache Weise die Datenübertragungsrate im bzw. zu dem Halbleiterbauelement optimal auf die Signalqualität einzustellen.
Gemäß einer vorteilhaften Ausführungsform wird im Referenzsignalblock nur ein Referenzsignal mit der maximal möglichen Pegelhöhe übertragen, wobei als Minimalpegel ein Nullpegel angenommen wird, der von der Datenübertragung unbeeinflusst bleibt. Das Referenzsignal wird mit einem Datensignal wechselweise sowohl an einer steigenden als auch an einer fallenden Taktflanke eines Systemtakts übertragen. Durch die wechselweise Übertragung von Referenzsignal und Datensignal wird für ein einfaches Übertragungsprotokoll gesorgt, bei dem sich durch den direkten Vergleich der aufeinanderfolgenden Referenzsignale und Datensignale zuverlässig Signaldämpfungen und vom Pegeluntergrund beeinflusste Störungen erkennen und korrigieren lassen.
Gemäß einer weiteren bevorzugten Ausführungsform wird im Referenzsignalblock abwechselnd zu einem Referenzsignal mit der maximal möglichen Pegelhöhe ein Referenzsignal mit der minimal möglichen Pegelhöhe übertragen. Hierdurch kann auf einfache Weise der Absolutwert des möglichen Pegelbereichs festgestellt und damit eine von der jeweiligen Pegelhöhe unabhängige Pegelreferenzierung durchgeführt werden. Weiterhin können zuverlässig Störungen durch Signaldämpfung und erhöhtem Pegeluntergrund erkannt und korrigiert werden.
Gemäß einer weiteren bevorzugten Ausführungsform weist der Referenzsignalblock eine Signalfolge bestehend aus einem Referenzsignal mit einem maximal möglichen Signalpegel und einem Referenzsignal mit einem minimal möglichen Signalpegel auf, wobei der Referenzsignalblock abwechselnd zu einem Datensignalblock bestehend aus einer vorgegebenen Anzahl von Datensignalen übertragen wird, wobei die vorgegebene Anzahl der Datensignale im Datensignalblock abhängig von der Qualität der Datensignale festgelegt wird. Mit dieser Technik besteht die Möglichkeit, gleichzeitig eine maximale Datenübertragungsrate einzustellen und dafür zu sorgen, dass ein störsignalunabhängiges Signalmultiplexen gewährleistet wird.
Gemäß einer weiteren bevorzugten Ausführungsform wird die Anzahl der Datensignale im Datensignalblock und/oder die Anzahl der gemultiplexten Pegelniveaus so festgelegt, dass eine Testdatenfolge von einem Sender als eine vorbestimmte Anzahl von Datensignalen mit einer vorbestimmten Anzahl von gemultiplexten Signalpegeln auf die Übertragungsstrecke ausgegeben wird, wobei die gemultiplexten Signalpegel der Datensignale auf der Grundlage des wenigstens einen Referenzsignals im vorher übertragenen Referenzsignalblock bewertet werden, um die Testdatenfolgen bei einem Empfänger zu decodieren. Anschließend wird dann die decodierte Testdatenfolge beim Empfänger wieder codiert werden, mit dem Referenzsignalblock zusammen an den Sender zurück übertragen und wiederum vom Sender decodiert, um festzustellen, ob ein korrekter Übertragungsvorgang zwischen Sender und Empfänger ausgeführt wurde. Je nach Ergebnis wird dann iterativ in einer vorgegebenen Schrittfolge die Anzahl der Datensignale und/oder die Anzahl der Multiplexstufen für den Signalpegel im Datensignalblock solange angepasst werden, bis sich eine maximale Datenübertragungsrate ergibt, bei der noch eine fehlerfreie Pegelsignalbewertung der einzelnen übertragenen Datensignale zwischen Sender und Empfänger erfolgt. Durch diesen Initialisierungsvorgang besteht die Möglichkeit auf einfache Weise die Datenübertragungsrate im bzw. zu dem Halbleiterbauelement optimal auf die Signalqualität einzustellen.
Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert.
Es zeigt:
1A den prinzipiellen Aufbau eines RAMs mit einer erfindungsgemäßen internen signalgemultiplexten Datenübertragung;
1B den prinzipiellen Aufbau eines RAMs mit einer erfindungsgemäßen externen signalgemultiplexten Datenübertragung,
2A bis 2C das Prinzip einer Datencodierung durch Signalpegelmultiplexing anhand von drei Signalcodierungsbeispielen;
3A bis 3D einen Systemtaktverlauf und drei mögliche Datenübertragungsprotokolle,
4A ein Verfahren zur Initialisierung eines Datenübertragungsprotokolls,
4B und 4C ein mögliches Start-Testübertragungsprotokoll und ein mögliches variiertes Testübertragungsprotokolls bei dem in 4A gezeigten Initialisierungsverfahren;
5 ein Signaldecodierungsverfahren;
6 einen Signaldecodierer;
7 ein Signalcodierungsverfahren; und
8 einen Signalcodierer.
1A zeigt den prinzipiellen Aufbau eines als Matrixspeicher aufgebauten Schreib-/Lesespeichers mit wahlweisem Zugriff (RAM). Die Speichermatrix 1 setzt sich dabei aus einer Vielzahl von Speicherzellen 2 zusammen, die an den Schnittpunkten von xy-Adressleitungen, den sog. Bitleitungen 3 und Wortleitungen 4 sitzen. In diese Speicherzellen 2 können bitweise Daten eingespeichert werden. Die Wortleitungen 4 sind an einen Zeilendecodierer 5 angeschlossen. Dieser Zeilendecodierer 5 decodiert die über die Zeilenadressleitung 6 angelegten Zeilenadressen. Die Bitleitungen 3 sind an eine Steuereinheit 7 angeschlossen, die einen Spaltendecodierer 8 aufweist, der die über eine Spaltenadressleitung 15 angelegten Spaltenadressen decodiert. Die Steuereinheit 8 weist weiter eine Ein-/Ausgabeschaltung 9 mit Schreib- und Leseverstärkern auf, die zur Realisierung einer gewünschten Funktion bei einer über die Zeilen- bzw. Spaltenadresse ausgewählten Speicherzelle 2 dient, d. h. zum Einschreiben in eine Speicherzelle 2 bzw. zum Auslesen aus einer Speicherzelle 2. Die Ein-/Ausgabeschaltung 9 ist über Datenübertragungsleitungen 10 mit den Datenein-/-ausgängen 11 des Halbleiterspeichers verbunden, wobei in 1A exemplarisch nur einen Datenein-/-ausgang mit einer Übertragungsstrecke gezeigt ist. Neben den in 1A gezeigten Anschlüssen an der Steuereinheit 8 sind je nach Auslegung des RAMs noch weitere Anschlüsse zur Eingabe von Steuerdaten vorgesehen.
Um eine schnelle interne Datenübertragung vom Datenein-/-ausgang 11 zur Ein-/Ausgabeschaltung 9 zu ermöglichen, ist an Datenein-/-ausgang 11 ein erster Codierer/Decodierer 12 und am Ende der internen Übertragungsstrecke 10 in der Ein-/Ausgabeschaltung 9 ein zweiter Codierer/Decodierer 13 vorgesehen. Diese ersten und zweiten Codierer/Decodierer 12, 13 dienen dazu, auf der internen Datenübertragungsstrecke 10 ein Signalpegelmultiplexing durchzuführen, mit dem eine hohe Datenübertragungsrate auf der Übertragungsstrecke 10 im RAM erreicht wird. Zum Einstellen des jeweils verwendeten Übertragungsprotokolls zum Signalpegelmultiplexing dient dabei eine an den ersten Codierer/Decodierer 12 angeschlossene erste Initialisierungseinheit 14.
Der in 1A gezeigte RAM kann als statischer RAM, bei dem die Daten in den Speicherzellen über die gesamte Zeitdauer, in der eine Betriebsspannung angelegt ist, gehalten werden oder als dynamischer RAM, bei dem die Daten in den Speicherzellen periodisch aufgefrischt werden müssen, ausgebildet sein. Neben solchen Halbleiterspeichern kann das erfindungsgemäße Signalpegelmultiplexing-Verfahren aber auch grundsätzlich bei anderen Halbleiterbauelementen, bei denen eine Baustein interne Datenübertragung erforderlich ist, eingesetzt werden.
1B zeigt eine zweite Ausführungsform eines RAMs, bei dem ein Signalpegelmultiplexing auf einer externen Datenübertragungsstrecke 16 zwischen dem Datenein-/-ausgang 11 des RAMs und einem externen Controller 18 ausgeführt wird. Hierzu ist dem Datenein-/-ausgang 11 des RAMs ein externer dritter Codierer/Decodierer 17 vorgeschaltet. Weiterhin weist der externe Controller 18 einen vierten Codierer/Decodierer 19 auf, an dem eine zweite Initialisierungseinheit 20 angeschlossen ist. Mit diesem Aufbau kann eine externe Datenübertragung von einem Prozessor bzw. vom externen Controller 18 zum RAM erfolgen, die ähnlich der in 1A gezeigten internen Datenübertragung ausgeführt werden kann. Weiterhin besteht auch die Möglichkeit, sowohl die externe Datenübertragung zum RAM als auch die interne Datenübertragung im RAM mit einer Signalpegel-Multiplexingtechnik auszuführen, wobei dann ein Aufbau gewählt wird, der einer Kombination der in 1A und 1B gezeigten Ausführungsform des RAM-Aufbaus entspricht. Bei dem in 1B gezeigten Aufbau dient die zweite Initialisierungseinheit 20 zur Einstellung des verwendeten Übertragungsprotokolls zur externen Datenübertragung auf den Datenein-/-ausgang 11 des RAMs. Der dritte Codierer/Decodierer 17 kann statt dem Datenein-/-ausgang 11 vorgeschaltet zu sein, auch in diesen integriert werden.
Das Prinzip des Signalpegelmultiplexen, wie es sowohl für die in 1A gezeigte interne Datenübertragung im RAM als auch für die in 1B gezeigte externe Datenübertragung zum RAM eingesetzt werden kann, ist in 2 dargestellt. Beim Signalpegelmultiplexen werden die Signalpegel einer Datenfolge zu einem gemeinsamen Signalpegel auf der Sendeseite zusammengefasst und als Multiplexsignal übertragen, das dann wieder auf der Empfangsseite in die einzelnen Signalpegel der Datenfolge zerlegt wird.
2A zeigt ein 1-fach-Pegelmultiplexen mit zwei verschiedenen Spannungspegel. Der Spannungspegel 0 V steht dabei für eine logische „0” und der Spannungspegel 1 V für eine logische „1”. Mit diesen beiden Spannungspegeln lässt sich genau eine 1-Bit-Information pro Datensignal über die Datenübertragungsleitungen 10, 16 übertragen. Der Signaltrennabstand ΔV = V_Pegel,Max – V_Pegel,Min zwischen den beiden möglichen Signalpegeln entspricht dabei dem maximal möglichen Signalpegel V_Pegel,Max = 1 V, wenn V_Pegel,Min = 0 V der Minimalpegel ist.
Wenn, wie in 2B gezeigt, drei Spannungspegel zum Pegelmultiplexen eingesetzt werden, ist eine Datenübertragung pro Datensignal mit einer 2-Bit-Information möglich. Der 0 V-Spannungspegel entspricht dabei z. B. einer logischen Bitfolge „00”. Der 0,5 V-Spannungspegel einer logischen Bitfolge „01” und der 1 V-Spannungspegel einer logischen Bitfolge „10”. Aus diesen drei Pegeln lässt sich ein Multiplexsignal mit vier verschiedenen Pegelniveaus erzeugen, bei dem dann das Spannungsniveau 0 V für die Bitfolge „00”, das Spannungsniveau 0,5 V für die Bitfolge „01”, das Spannungsniveau 1 V für die Bitfolge „10” und das Spannungsniveau 1,5 V für die Bitfolge „11” steht. Der Signaltrennabstand ΔV bei diesen Zweifachpegelmultiplexen beträgt dabei ΔV = V_Pegel,Max/(2² – 1) = 1,5 V/3, wenn V_Pegel,Min = 0 V der Minimalpegel ist.
Analog kann, wie in 2C gezeigt, ein 3-fach-Pegelmultiplexen mit einem Maximalpegel von 1,4 V durchgeführt werden, wobei der 0,2 V-Anteil für eine Bitfolge „001”, der 0,4 V-Anteil für eine Bitfolge „010” und der 0,8 V-Anteil für eine Bitfolge „100” steht. Die mögliche Anzahl der Pegelniveaus bei diesen 3-fach-Pegelmultiplexen beträgt, wie in 2C weiter gezeigt, acht, wobei sich ein Signaltrennabstand ΔV = V_Pegel,Max/(2³ – 1) = 1,6 V/7 ergibt, wenn V_Pegel,Min = 0 V der Minimalpegel ist.
Allgemein ergibt sich bei einem Signalpegelmultiplexen durch Zusammensetzen von n + 1 einzelnen Signalpegeln die Möglichkeit, n-binäre Informationen in einem gemultiplexten Signalpegel zusammenzufassen, wobei sich zwei 2ⁿ verschiedene Pegelniveaus ergeben, bei denen der Signaltrennabstand zwischen den einzelnen Pegelniveaus dann ΔV = (V_Pegel,Max – V_Pegel,Min)/(2ⁿ – 1) beträgt.
Eine Schwierigkeit beim Signalpegelmultiplexen in einem RAM, bleibt jedoch das nur ein begrenzter Spannungspegelbereich zur Verfügung steht, wodurch sich insbesondere dann, wenn ein Vielfach-Pegelmultiplexen durchgeführt wird, nur ein geringer Signaltrennabstand zwischen den einzelnen Pegelniveaus gemäß der oben genannten Formel ergibt.
Um auch dann eine signalstörungsunabhängige Signalpegelauflösung durchführen zu können, wird zusätzlich zu dem Datensignalblock mit den gemultiplexten Signalpegeln ein Referenzsignalblock mit einem Referenzsignal übertragen, der dann als Vergleichspegel zum Auflösen der gemultiplexten Signalpegel der übertragenen Datensignale des Datensignalblocks verwendet wird.
Als Ausführungsbeispiel wird eine Datensignalübertragung mit einem gemultiplexten Datensignalblock und einem Referenzsignalblock bei einem RAM mit einer synchronen Datenübertragung dargestellt. Synchrone Datenübertragung bedeutet, dass die Signale synchron mit dem Systemtakt, der im allgemeinen durch einen an den RAM angeschlossenen Prozessor bzw. Controller vorgegeben wird, übertragen werden, wobei die übertragenen Signalpegel an den Taktflanken des Systemtaktsignals bewertet werden. Beim herkömmlichen Daten-Übertragungsverfahren in synchronen RAMs wird pro Daten-/-ausgabeanschluss ein Datensignal synchron mit dem Taktsignal an dessen steigender Taktflanke übertragen. Gemäß einer von der Firma Rambus eingesetzten Variante besteht weiterhin die Möglichkeit zusätzlich auch an der fallenden Taktflanke des Systemtakts ein Datensignal zu übertragen, wodurch eine Verdopplung der Datenübertragungsrate erreicht werden kann.
3 zeigt drei mögliche Datenübertragungsprotokolle für eine Datenübertragung mit einem Datensignalblock, der gemultiplexte Signalpegel enthält, und einem Referenzsignalblock, wobei ein 2-fach-Pegelmultiplexen durchgeführt ist und ein Systemtakt mit einer Frequenz von 100 MHz und einer Taktlänge von 10 ns verwendet wird. Das Systemtaktsignal ist in 3A dargestellt. 3B zeigt ein erstes Übertragungsprotokoll, bei dem der Referenzsignalblock aus einem einzigen Referenzsignal mit dem maximal möglichen Referenzpegelhub besteht, wobei das Referenzsignal jeweils innerhalb eines Systemtakts an der steigenden Taktflanke übertragen wird. Das Datensignal mit den 2-fach-gemultiplexten Signalpegel wird dagegen immer an der fallenden Taktflanke innerhalb des Systemtakts übertragen. Durch einen Vergleich des Maximalpegels mit dem gemultiplexten Signalpegel ist eine signalstörungsunabhängige Signalpegelauflösung des Datensignals möglich. Bei diesem Vergleich wird der Referenzsignal-Nullpegel auf 0 V festgelegt. Mit dem gezeigten Datenübertragungsprotokoll ist eine Datenübertragungsrate von 200 Mbit/s möglich.
3C zeigt ein zweites mögliches Datenübertragungsprotokoll, bei dem abwechselnd ein Referenzsignal mit einem maximalen Referenzpegel und ein Referenzsignal mit einem minimalen Referenzpegel an der steigenden Taktflanke übertragen wird. Die gemultiplexten Datensignale werden wiederum an den fallenden Taktflanken übertragen. Bei diesem Übertragungsprotokoll werden die gemultiplexten Signalpegel die Datensignale mit dem Absolutwert der Referenzsignal-Pegelhubs, der sich aus dem maximalen Referenzsignalpegel abzüglich der minimalen Referenzsignalpegel ergibt, verglichen. Hierdurch wird zuverlässig gewährleistet, dass eine vom Maximalpegel und vom Pegeluntergrund unabhängige Pegelreferenzierung der Datensignale erreicht und somit eine zuverlässige Signalauflösung des gemultiplexten Datenpegels durchgeführt wird. Auch bei diesen Datenübertragungsprotokoll wird wieder eine Datenübertragungsrate von 200 Mbit/s erreicht.
3D zeigt ein weiteres mögliches Datenübertragungsprotokoll mit einem Referenzsignalblock und einem Datensignalblock mit gemultiplexten Signalpegeln. Der Referenzsignalblock besteht dabei aus zwei aufeinanderfolgenden Referenzsignalen, wobei als erstes Referenzsignal ein voller Signalhub als Maximalreferenzpegel gesendet wird und als zweites Referenzsignal ein Nullpegel als minimaler Pegelreferenzpegel. Der Referenzsignalblock wird dabei innerhalb eines Systemtakts an der steigenden bzw. fallenden Taktflanke gesendet. Nach dem Referenzsignalblock wird dann ein Datensignalblock mit einer vorbestimmten Anzahl von Datensignalen mit gemultiplexten Signalpegel gesendet. Diese Datensignale werden dabei synchron mit dem Taktsignal bei steigender und fallender Taktflanke übertragen. Nach diesem Datensignalblock wird dann wieder ein Referenzsignalblock und anschließend ein Datensignalblock gesendet, wodurch sich eine periodische Datenübertragung von Referenzsignalblock und Datensignalblock gibt. Zur Auswertung wird aus dem jeweils gesendeten Referenzsignalblock der vom Pegeluntergrund unabhängige absolute Pegelhub bestimmt und zur Auswertung der darauffolgenden Datensignale mit den gemultiplexten Signalpegel verwendet. Durch die Übertragung eines größeren Datensignalblocks zwischen den Referenzsignalblöcken kann gegenüber den vorbeschriebenen Übertragungsprotokollen eine wesentlich höhere Datenübertragungsrate erreicht werden. In der gezeigten Ausführungsform mit sechs gemultiplexten Datensignalen zwischen einem Referenzsignalblock ergibt sich so eine Datenübertragungsrate von 300 Mbits/s = 12 Bits/40 ns.
Die Auswahl des Datenübertragungsprotokolls, das bei der Datenübertragung zwischen dem ersten Codierer/Decodierer 12 und dem zweiten Codierer/Decodierer 13 auf der internen Datenübertragungsstrecke 10 bzw. zwischen dem dritten Codierer/Decodierer 17 und dem vierten Codierer/Decodierer 19 auf der externen Datenübertragungsstrecke 16 eingesetzt wird, kann abhängig von der Qualität der Signale, die über den Datenein-/-ausgang 11 bzw. den Controller 18 eingekoppelt werden, erfolgen. Zur Festlegung des Datenübertragungsprotokolls dient dabei vorzugsweise ein Initialisierungsschritt, der durch die erste bzw. zweite Initialisierungseinheit 14, 20 gesteuert wird. Ein möglicher Ablauf des Initialisierungsvorgangs zum Festlegen eines Datenübertragungsprotokolls ist in 4 dargestellt. 4B zeigt ein Start-Testübertragungsprotokoll und 4C ein variiertes Testübertragungsprotokolls bei einem Initialisierungsdurchlauf. Der Initialisierungsvorgang wird im Folgenden für den in 1A gezeigten RAM-Aufbau mit interner gemultiplexter Datenübertragung beschrieben. Er kann natürlich auch für den in 1B gezeigten RAM-Aufbau mit externer gemultiplexter Datenübertragung eingesetzt werden bzw. für einen nicht gezeigten RAM-Aufbau mit interner und externer gemultiplexter Datenübertragung.
Der Initialisierungsvorgang wird mit Schritt S1 gestartet. Der Schritt S1 kann dabei vor der eigentlichen Inbetriebnahme der Datenübertragung, also dann, wenn das das RAM enthaltende Gerät, im allgemeinen ein Computer, gestartet wird, ausgeführt werden. Der Initialisierungsvorgang kann z. B. durch Anlegen der Betriebsspannung an das RAM zur Initialisierung der RAM internen Datenübertragung bzw. durch Anlegen der Betriebsspannung an den Controller bzw. Prozessor zur Initialisierung der RAM externen Datenübertragung ausgelöst werden. Weiterhin kann die Initialisierung auch während des laufenden RAM-Betriebs, d. h., wenn eine Datenübertragung im bzw. zum RAM stattfindet, in zeitlich festgelegten Abständen wiederholt werden oder aber dann, wenn durch den Prozessor bzw. Controller oder eine (nicht gezeigte) Überwachungseinheit im RAM festgestellt wird, das ein Fehler bei der internen bzw. der externen Datenübertragung aufgetreten ist.
Nach Start des Initialisierungsvorgangs im Schritt S1 wird von der erste Initialisierungseinheit 14 ein Startübertragungsprotokoll ausgewählt, das von dem ein mögliches Ausführungsbeispiel in 4B gezeigt ist. Das Startübertragungsprotokoll gibt einen Referenzsignalblock, die Multipegelcodierung, d. h. die Anzahl m der zu multiplexenden Pegelniveaus, in der gezeigten Ausführungsform ein 2-fach Multiplexing, und die Anzahl n der gemultiplexten Datensignale, in der gezeigten Ausführungsform eine Bitfolge, die 6 Datensignale festlegt, vor. Die erste Initialisierungseinheit 14 übergibt dieses Startübertragungsprotokoll zusammen mit einer Testdatenfolge dem ersten Codierer/Decodierer 12. Der erste Codierer/Decodierer 12 codiert dann die Testdatenfolge im Schritt S3 entsprechend dem vorgegebenen Startübertragungsprotokoll zu Datensignalblöcken mit einem gemultiplexten Signalpegeln, wobei jeder Datensignalblock entsprechend dem vorgegebenen Übertragungsprotokoll die bestimmte Anzahl n von Datensignalen mit m-fach gemultiplexten Signalpegeln umfasst. Die gemultiplexte Datensignalblöcke werden dann abwechselnd mit den zugehörigen Referenzsignalblöcken, wie beim Übertragungsprotokoll in 3C oder 3D gezeigt, über die interne Übertragungsstrecke 10 zum zweiten Codierer/Decodierer 13 übertragen, der die empfangenen Datensignale mit einen gemultiplexten Signalpegel wieder decodiert, in dem er diese mit dem sich aus dem übertragenen Referenzblock ergebenden Absolutwert für den Pegelhub vergleicht.
Wenn bei diesem Decodiervorgang, der als Schritt S4 in 4A dargestellt ist, ein Fehler auftritt, wird der Decodiervorgang abgebrochen und eine Fehlermeldung über die Übertragungsstrecke 10 und den ersten Codierer/Decodierer 12 an die erste Initialisierungseinheit 14 zurückgemeldet. Diese wählt dann im Schritt S7 ein neues Übertragungsprotokoll aus, bei dem ein Datensignalblock mit einer gemultiplexten Datensignalfolge eingesetzt wird, deren Zahl n von Datensignale und/oder deren Multiplexstufe m gegenüber dem vorher gewählten Datensignalblock um eine Einheit, in der gezeigten Ausführungsform um Eins vermindert ist. Gleichzeitig prüft die erste Initialisierungseinheit 14 im Schritt S8, ob die Anzahl n bzw. die Multiplexstufe m der sich dann ergebenden gemultiplexten Datensignale im Datensignalblock größer Null ist. Falls dies der Fall ist, wird das neue Übertragungsprotokoll zusammen mit dem Testsignaldaten zum ersten Codierer/Decodierer 12 übertragen, der dann wieder eine Signalcodierung und Übertragung entsprechend dem gewühlten Übertragungsprotokoll ausführt. Ein variiertes Testübertagungsprotokoll mit einem 3-fach Pegelmultiplexing und 7 Datensignalen im Datensignalblock ist in 4C gezeigt.
Im Falle, dass die erste Initialisierungseinheit 14 im Schritt S8 feststellt, dass die Anzahl n der Datensignale im Datensignalblock des Übertragungsprotokolls oder die Multiplexstufe m Null ist, wird das Initialisierungsverfahren beendet und eine Fehlermeldung von der ersten Initialisierungseinheit 14 ausgegeben.
Wenn im Schritt S4 beim Decodieren der gemultiplexten Signalpegel im übertragenen Datensignalblock kein Fehler festgestellt wird, wird die decodierten Testdatenfolge von der zweiten Codierer/Decodiereinheit 13 wieder entsprechend dem von der ersten Initialisierungseinheit 14 ausgewählten variierten Testübertragungsprotokoll in einen Datensignalblock mit gemultiplexten Datensignalen im Schritt S5 zurück übersetzt und entsprechend den Übertragungsprotokoll abwechselnd mit dem Referenzsignalblock über die interne Übertragungsstrecke 10 an den ersten Codierer/Decodierer 12 übertragen. Dieser wertet dann die empfangenen Datensignale mit dem gemultiplexten Signalpegel im Schritt S6 auf der Grundlage der vorgeschalteten Referenzsignale aus, um daraus wieder die ursprüngliche Testdatenfolge zu erzeugen. Falls die empfangenen Signalpegel vom ersten Codierer/Decodierer 12 nicht verstanden werden, wird wieder zum Schritt S7 übergegangen und die Initialisierungseinheit 14 wählt ein neues Übertragungsprotokoll mit einem Datensignalblock aus, der eine verminderte Anzahl n von Datensignalen bzw. eine verminderte Anzahl m von Multiplexstufen aufweist. Dann wird die oben dargestellte Prozessfolge wiederholt.
Im Falle, dass alle gemultiplexten Signalpegel vom ersten Codierer/Decodierer 12 im Schritt S6 verstanden werden, wird die erfolgreiche Decodierung an die erste Initialisierungseinheit 14 zurückgemeldet, die dann im Schritt S9 ein neues Datenübertragungsprotokoll auswählt, mit einer erhöhten Anzahl von Datensignalen bzw. erhöhten Anzahl m von gemultiplexten Signalpegeln im Datensignalblock. Falls sich im Schritt S10 ergibt, dass die dadurch sich ergebende Anzahl n von Datensignalen bzw. Multiplexstufen m größer ist als die maximal zulässige Zahl, wird die Initialisierung beendet. Andernfalls wird ein neuer Übertragungsdurchlauf mit der Testdatenfolge von der ersten Initialisierungseinheit 14 mit dem neu festgesetzten Übertragungsprotokoll ausgelöst. Durch den dargestellten Initialisierungsablauf wird auf einfache Weise erreicht, dass die Datenübertragung entsprechend einer vorgegebenen Signalqualität im RAM optimal ausgewählt wird, so dass mit einer maximal möglichen Datenübertragungsrate im RAM gearbeitet werden kann.
Alternativ zu dem in 4A gezeigten Initialisierungsverfahren ist es auch möglich, statt einer Einstellung sowohl der Anzahl n der Datensignale als auch der für den Multiplexvorgang zur Verfügung stehenden Pegelniveaus m nur eine dieser Größen während der Initialisierung anzupassen, wobei die andere Größe fest eingestellt ist. Weiterhin kann die Inkrementierung der Datensignalanzahl bzw. der Multiplexstufen m in einer beliebigen Schrittfolge ausgeführt werden.
5 zeigt einen möglichen Decodiervorgang, wie er im ersten bzw. zweiten Codierer/Decodierer 12, 13 durchgeführt werden kann. Als Beispiel ist eine Systemtaktlänge von 10 ns gewählt, wobei die Signale des Referenzsignalblocks und des Datensignalblocks an den steigenden und fallenden Taktflanken des Systemtakts übertragen werden. Die pegelunabhängige Signalhöhenbewertung erfolgt beim Empfang einer Abfolge aus einem Referenzsignalblock und einem Datensignalblock, wobei das erste empfangene Referenzsignal im Referenzsignalblock, das dem Vollsignalpegel bei der Datenübertragung entspricht, für 5 ns im Schritt B1 bewertet wird. Anschließend wird in einem Zeitraum von 5 ns das zweite empfangene Referenzsignal des Referenzsignalblocks mit dem Nullsignalpegel im Schritt B2 bewertet. Dann wird aus dem bewerteten Vollsignalpegel und Nullsignalpegel im Schritt B3 der absolute Pegelhub ermittelt. Anschließend wird in einer weiteren Zeitspanne von 5 ns im Schritt B4 das erste empfangene Datensignal mit einem gemultiplexten Signalpegel im Datensignalblock bewertet. Dann wird der bewertete Signalpegel mit dem absoluten Pegelhub im Schritt B5 verglichen. Die Bewertung der weiteren empfangenen Datensignale mit gemultiplexten Signalpegeln in weiteren Zeiträumen von 5 ns und der anschließende Vergleich werden solange durchgeführt, bis alle Datensignale des Datensignalblocks ausgewertet sind. Dann wird der ganze Prozessablauf wieder von vorne gestartet mit dem Bewerte des nächsten empfangenen Referenzsignals im Schritt B1.
6 zeigt eine mögliche Ausführung der Decodiereinheit im ersten bzw. zweiten Codierer/Decodierer 12, 13. Die Decodiereinheit ist entsprechend der Funktionsweise eines Analog-Digital-Wandlers aufgebaut und weist einen ersten Kondensator 21 und einen zweiten Kondensator 22 auf, zwischen denen eine Spannungsteilerkette 23 angeordnet ist. Die Verknüpfungspunkte zwischen den einzelnen in Reihe geschalteten Widerständen der Spannungsteilerkette 23 sind jeweils mit einer Schmitt-Trigger-Einheit 24 verbunden. Die Schmitt-Trigger-Einheit 24 sowie die beiden Kondensatoren 21, 22 sind außerdem an eine Bewertungseinheit 25 angeschlossen. Weiterhin weist die Schmitt-Trigger-Einheit 24 Datenausgangskanäle 26 auf, die mit den Schreib-/Leseverstärkern der Ein-/Ausgabeschaltung 9 zum Einschreiben in die Speicherzellen 2 des RAMs verbunden sind.
Wenn die Bewertungseinheit 25 über die Übertragungsstrecke 10 einen Referenzsignalblock mit einem Vollpegel-Referenzsignal und einem Nullpegel-Referenzsignal empfängt, werden diese beiden Pegel von der Bewertungseinheit 25 auf die Kondensatoren 21, 22 ausgegeben, um den Kondensator 21 mit dem Maximalpegel und den Kondensator 22 mit dem Minimalpegel aufzuladen. Die Kondensatorspannungen werden dann stabilisiert und verstärkt an die Spannungsteilerkette 23 angelegt. Wenn nach dem Referenzsignalblock dann ein Datensignalblock mit den gemultiplexten Datensignalen von der Bewertungseinheit 25 empfangen wird, werden die einzelnen Datensignale mit dem codierten Signalpegel von der Bewertungseinheit 25 in die Schmitt-Trigger-Einheit 24 eingespeist, die den eingespeisten Signalpegel mit den über die Spannungsteilerkette 23 angelegten Spannungen vergleicht. Wenn die Schmitt-Trigger-Einheit 24 dann auf ein Spannungsteilersignal anspricht, wird der Signalpegel auf der Grundlage dieses Spannungssignals bewertet und in die zugehörige Datenfolge codiert und auf dem entsprechenden Datenausgangkanal 26 von der Schmitt-Trigger-Einheit ausgegeben.
7 zeigt ein mögliches Codierverfahren zum Erzeugen eines gemultiplexten Signalpegels für ein Datensignal, wie es von der ersten bzw. der zweiten Codier/Decodiereinheit 12, 13 ausgeführt werden kann. Die Codiereinheit besteht dabei aus einem Pegelgenerator 31, der verschiedene Signaleinheiten 32 aufweist, die jeweils ein Signal mit einer bestimmten Pegelhöhe erzeugen, dem eine bestimmte Datenfolge zugeordnet ist. So sind beispielsweise für ein 2-fach-Pegelmultiplexing, wie es in 7 gezeugt ist, drei Signaleinheiten 32 vorgesehen, wobei eine erste Signaleinheit einen Nullpegel, für eine Bitfolge „00”, eine zweite Signaleinheit einen 0,4 V-Pegel für eine Bitfolge „01” und eine dritte Signaleinheit einen 0,8 V-Pegel für eine Bitfolge „10” ausgibt. Beim Empfang einer Datenfolge auf einem Datenein-/-ausgang 34 werden die einzelnen Signaleinheiten 32 des Pegelgenerators 31 entsprechend der vorgegebenen Bitfolge auf dem jeweiligen Eingangskanal angesteuert und geben dann das zugehörige Pegelniveau an einen Addierer 33 aus, der dann einen Summenpegel erzeugt, der als gemultiplexten Signalpegel im Datensignalblock ausgegeben wird.
8 zeigt eine mögliche Hardware-Ausführung der in 7 gezeigten Codiereinheit. Der Pegelgenerator 31 ist dabei als eine Spannungsteilerkette 43 zwischen zwei Kondensatoren 41, 42 ausgebildet, an denen der Vollpegel bzw. der Nullpegel für die Datenübertragung angelegt sind. Die Spannungsteilerkette 43 zwischen den beiden Kondensatoren 41, 42 besteht aus in Reihe geschalteten Widerständen, zwischen deren Verknüpfungspunkten jeweils parallel Kondensatoren 44 geschaltet sind, wobei die Widerstände die durch Vollpegel und Nullpegel auf den Kondensatoren 41, 42 vorgegebene Spannung vorzugsweise äquidistant aufspalten, um an den Kondensatoren 44 die einzelnen Pegelniveaus herzustellen. Diese Pegelniveaus werden dann mit Hilfe von Transistoren 45, die mit den einzelnen Kondensatoren 44 in Reihe geschaltet sind, an den Addierer 33 angelegt, wobei der Schaltvorgang durch Anlegen der entsprechender Signale auf den Kanälen des Datenein-/-ausgangs an die jeweiligen Transistor-Gates erfolgt. Der sich am Addierer 33 ergebende summierte Pegel wird synchron mit dem Taktsignal auf die Übertragungsstrecke 10 ausgegeben, wobei die Ausgabesteuerung mit Hilfe eines weitern zwischengeschalteten Transistors 46 vorgenommen wird.
Die in der vorangegangenen Beschreibung, den Ansprüchen, der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims

Verfahren zur Datenübertragung auf einer internen und/oder externen Übertragungsstrecke in und/oder zu einem Halbleiterbauelement, insbesondere einem Halbleiterspeicher, mit den Verfahrensschritten Codieren einer Datenfolge zum Festlegen eines Signalpegels für wenigstens ein Datensignal in einem Datensignalblock; Übertragen des Datensignalblocks, und Decodieren des wenigstens einen Datensignals in dem übertragenen Datensignalblock durch Bewertendes Signalpegels, um die übertragene Datenfolge zu ermitteln, wobei zusätzlich zu dem codierten Datensignal ein Referenzsignalblock mit wenigstens einem Referenzsignalpegel übertragen wird, der mit dem Signalpegel des übertragenen codierten Datensignals verglichen wird, um eine Bewertung des Signalpegels vorzunehmen, dadurch gekennzeichnet, dass wechselweise der Referenzsignalblock und der Datensignalblock beide synchron mit einem Taktsignal, vorzugsweise an einer steigenden und einer fallenden Taktflanke übertragen werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass im Referenzsignalblock ein Referenzsignal mit der maximal mögliche Pegelhöhe übertragen wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass im Referenzsignalblock ein weiteres Referenzsignal mit der minimalen möglichen Pegelhöhe übertragen wird.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zum Initialisieren der Datenübertragung auf der Übertragungsstrecke eine Testdatenfolge übertragen wird, um eine optimale Zahl der gemultiplexten Datensignale in dem Datensignalblock und/oder eine optimale Zahl von Multiplexstufen zum Festlegen des Signalpegels der gemultiplexten Datensignale einzustellen.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Testdatenfolge als eine vorbestimmte Zahl von Datensignalen mit gemultiplexten Signalpegeln auf die Übertragungsstrecke ausgegeben wird, wobei die gemultiplexten Signalpegel der Datensignale auf der Grundlage des wenigstens einen Referenzsignals im vorher übertragenen Referenzsignalblock bewertet werden, um die Testdatenfolgen zu decodieren, anschließend die decodierte Testdatenfolge wieder codiert wird und nach dem Referenzsignalblock zurück übertragen und wiederum decodiert wird, um festzustellen, ob ein korrekter Übertragungsvorgang ausgeführt wurde, und auf Grund der Bewertung des Übertragungsvorgangs dann iterativ die Zahl der gemultiplexten Datensignale im Datensignalblock und/oder die Zahl von Multiplexstufen zum Festlegen des Signalpegels der gemultiplexten Datensignale solange angepasst werden, bis sich eine maximale Datenübertragungsrate einstellt, bei der noch eine fehlerfreie Pegelsignalbewertung der übertragenen Datensignale erfolgt.
Vorrichtung zur Datenübertragung auf einer internen und/oder externen Übertragungsstrecke in und/oder zu einem Halbleiterbauelement, insbesondere einem Halbleiterspeicher, umfassend einen ersten Codierer/Decodierer (12, 13, 17, 19) zum Codieren einer Datenfolge durch Festlegen eines Signalpegels für wenigstens ein Datensignal in einem Datensignalblock, eine Übertragungsstrecke (10, 16) zum Übertragen des Datensignalblocks, und einen zweiten Codierer/Decodierer (12, 13, 17, 19) zum Decodieren des wenigstens einen Datensignals in dem übertragenen Datensignalblock durch Bewerten des Signalpegels, um die übertragene Datenfolge zu ermitteln, wobei der erster Codierer/Decodierer (12, 13, 17, 18) zum Erzeugen eines Referenzsignalblocks mit wenigstens einem Referenzsignalpegel ausgelegt ist, der zusätzlich zu dem codierten Datensignalblock über die Übertragungsstrecke (10, 16) übertragen wird, und der zweite Codierer/Decodierer (12, 13, 17, 19) zum Vergleichen des Signalpegels des übertragenen codierten Datensignals mit dem Referenzsignalpegel ausgelegt ist, um die Bewertung des Signalpegels vorzunehmen, dadurch gekennzeichnet, dass wechselweise der Referenzsignalblock und der Datensignalblock beide synchron mit einem Taktsignal, vorzugsweise an einer steigenden und einer fallenden Taktflanke übertragen werden.
Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die Übertragungsstrecke (10, 16) für eine bi-direktionale Datenübertragung ausgelegt ist, und dass eine Einheit (14, 20) zum Initialisieren einer Datenübertragung auf der Übertragungsstrecke (10, 16) vorgesehen ist, um eine Testdatenfolge zwischen dem ersten Codierer/Decodierer (12, 13, 17, 19) und dem zweiten Codierer/Decodierer (12, 13, 17, 19) zum Decodieren des Datensignals bi-direktional zu übertragen und aus einer Bewertung des Übertragungsergebnisses eine optimale Zahl der gemultiplexten Datensignale in dem Datensignalblock und/oder eine optimale Zahl von Multiplexstufen zum Festlegen des Signalpegels der gemultiplexten Datensignale festzulegen.
Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die Initialisierungseinheit (14, 20) dem ersten Codierer/Decodierer (12, 13, 17, 19) ein Startübertragungsprotokoll mit einer vorbestimmten Zahl von gemultiplexten Datensignale in einem Datensignalblock und einer vorbestimmten Zahl von Multiplexstufen zum Festlegen des Signalpegels der gemultiplexten Datensignale vorgibt, wobei der erste Codierer/Decodierer (12, 13, 17, 19) auf der Grundlage des Startübertragungsprotokolls die Testdatenfolge in Datensignalblöcke codiert und auf die Übertragungsstrecke (10, 16) ausgibt, wobei der zweite Codierer/Decodierer (12, 13, 17, 19) die empfangenen gemultiplexten Signalpegel der Datensignale auf der Grundlage des wenigstens einen Referenzsignals im zusätzlich übertragenen Referenzsignalblock bewertet, um die Testdatenfolgen zu decodieren, anschließend die decodierte Testdatenfolge wieder in Datensignalblöcke codiert und zurück überträgt, wobei der erste Codierer/Decodierer (12, 13, 17, 19) die empfangenen gemultiplexten Signalpegel der Datensignale in den Datensignalblöcken auf der Grundlage des wenigstens einen Referenzsignals im zusätzlich übertragenen Referenzsignalblock wiederum decodiert, um festzustellen, ob ein korrekter Übertragungsvorgang ausgeführt wurde, und auf Grund der Bewertung des Übertragungsvorgangs dann iterativ die Zahl der gemultiplexten Datensignale im Datensignalblock und/oder die Zahl von Multiplexstufen zum Festlegen des Signalpegels der gemultiplexten Datensignale von der Initialisierungseinheit (14, 20) solange angepasst wird, bis sich eine maximale Datenübertragungsrate einstellt, bei der noch eine fehlerfreie Pegelsignalbewertung der übertragenen Datensignale erfolgt.
Vorrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass eine Decodiereinheit im ersten und/oder zweiten Codierer/Decodierer (12, 13, 17, 19) einen ersten Kondensator (21) und einen zweiten Kondensator (22) aufweist, zwischen denen eine Spannungsteilerkette (23) angeordnet ist, wobei die Verknüpfungspunkte zwischen den einzelnen in Reihe geschalteten Gliedern der Spannungsteilerkette (23) jeweils mit einer Schmitt-Trigger-Einheit (24) verbunden sind, die Schmitt-Trigger-Einheit (24) sowie die beiden Kondensatoren (21, 22) an eine Bewertungseinheit (25) angeschlossen sind und die Schmitt-Trigger-Einheit (24) weiter Datenausgangskanäle (26) aufweist, wobei, wenn die Bewertungseinheit (25) über die Übertragungsstrecke (10) einen Referenzsignalblock mit einem Vollpegel-Referenzsignal und einem Nullpegel-Referenzsignal empfängt, diese Pegel von der Bewertungseinheit auf die Kondensatoren (21, 22) ausgegeben werden, um den ersten Kondensator (21) mit dem Maximalpegel und den zweiten Kondensator (22) mit dem Minimalpegel aufzuladen, so dass die Kondensatorspannungen an die Spannungsteilerkette (23) angelegt werden, und wobei, wenn die Bewertungseinheit (25) nach dem Referenzsignalblock dann ein Datensignal mit einem codierten Signalpegel empfängt, das Datensignal von der Bewertungseinheit (25) in die Schmitt-Trigger-Einheit (24) eingespeist wird, die den eingespeisten Signalpegel mit den über die Spannungsteilerkette (23) vorgegebenen Spannungen vergleicht, um eine zugehörige Datenfolge zu decodieren und auf dem entsprechenden Datenausgangkanal (26) auszugeben.
Vorrichtung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass eine Codiereinheit im ersten und/oder zweiten Codierer/Decodierer (12, 13, 17, 19) einen ersten Kondensator (41) und einen zweiten Kondensator (42) aufweist, zwischen denen eine Spannungsteilerkette (43) angeordnet ist, wobei an den ersten Kondensator (41) ein Maximalpegel und an den zweiten Kondensator (42) ein Minimalpegel angelegt ist, die Verknüpfungspunkte zwischen den Gliedern der Spannungsteilerkette (43) jeweils einem Kondensator (44) verbunden sind und die Kondensatoren (44) mit Hilfe von Transistoren (45), die mit den Kondensatoren (44) in Reihe geschaltet sind, einzeln auf einen Addierer (33) durchgeschaltet werden, wobei ein sich am Addierer (33) ergebender Summenpegel synchron mit dem Taktsignal auf die Übertragungsstrecke (10) ausgegeben wird.