DE10052721B4

DE10052721B4 - Integrierte Schaltung und Verfahren zum Testen einer integrierten Schaltung

Info

Publication number: DE10052721B4
Application number: DE10052721A
Authority: DE
Inventors: Hideo Fujiwara; Toshimitsu Masuzawa; Satoshi Ohtake
Original assignee: Semiconductor Technology Academic Research Center
Current assignee: Semiconductor Technology Academic Research Center
Priority date: 1999-11-01
Filing date: 2000-10-24
Publication date: 2012-11-22
Anticipated expiration: 2020-10-25
Also published as: US6735730B1; KR20010051357A; KR100429016B1; JP3349123B2; DE10052721A1; JP2001135791A; TW571111B

Abstract

Integrierte Schaltung mit einem Design zur Testfähigkeit, umfassend: einen Datenpfadabschnitt (22) zur Durchführung einer Datenverarbeitung, der eine Vielzahl von kombinatorischen Schaltungselementen umfasst, denen jeweils ein Testplan (TPJ, TPT, TPP) zugeordnet ist, der durch eine Kontrollvektorsequenz für einen Testbetrieb gebildet ist; einen Controllerabschnitt (23), der ein Kontrollsignal (ctr1) zum Steuern des Datenflusses des Datenpfadabschnittes in einem Normalbetrieb erzeugt; einen Testcontrollerabschnitt (24, 44), der einen Testplan erzeugt, der dem Datenpfadabschnitt zum Testen von jedem der kombinatorischen Schaltungselemente des Datenpfadabschnittes zugeführt wird, wenn der Testbetrieb ausgeführt wird; und eine Schaltstufe (5) zum Umschalten eines Signales, welches dem Datenpfadabschnitt (22) zugeführt werden soll, zwischen dem Kontrollsignal, welches von dem Controllerabschnitt (23) erzeugt wird, und dem Testplan, der von dem Testcontrollerabschnitt (24, 44) erzeugt wird, wobei die Kontrollvektorsequenz, die den Testplan darstellt, aus einem einzigen Kontrollvektor besteht, und wobei der Testcontrollerabschnitt (24, 44) einen Datenspeicherabschnitt (TMR) sowie einen Testplangeneratorabschnitt...

Description

Ein Testcontroller hat einen Testplangenerator zur Erzeugung eines Testplanes für einen Datenpfad, der so ausgelegt ist, daß er eine festgelegte Kontrolltestfähigkeit hat, wobei der Testplan aus drei Phasen besteht, das heißt, aus einer Zuführung des Testvektors an einen Dateneingang, der Ausführung eines Testes und der Ableitung eines Ausgangs-Antwortsignals, in jedem einem Test zu unterwerfenden Modul vorhanden ist. Die integrierte Schaltung ist somit in der Lage, einen Testplan als Zeitserie eines Kontrollsignals an einen Kontrolleingang eines Datenpfades zuzuführen, die Testdurchführungszeit zu verkürzen und den Testplan mit normaler Betriebsgeschwindigkeit der Schaltung zu erzeugen, so daß ein Test mit der tatsächlichen Betriebsgeschwindigkeit durchgeführt werden kann.
Die Erfindung betrifft allgemein sehr hoch integrierte Schaltungen (”VLSIC” = very lange scale integration circuit) mit einem Datenpfad zur Ausführung einer Datenoperation und einem Controller zum Steuern des Datenpfades, und insbesondere auf ein Design zur Testfähigkeit einer integrierten Schaltung (IC) mit einem Testplangenerator, um einen Testplan einer Test-Steuersignalsequenz für einen Datenpfad zu erzeugen.
In letzter Zeit ist es schwieriger geworden, in Funktion einen Test zur Überprüfung von Fehlern in einem VLSIC auszuführen, da Ausmaß und Integration der VLSICs zunehmen. Daher gibt es ein Bedürfnis, die Kosten für einen Test zu reduzieren und die Qualität des Testes zu verbessern. Der Funktionstest zur Überprüfung von VLSICs umfaßt einen Schritt der Testerzeugung und einen Schritt der Testausführung. Die Testerzeugung ist ein Schritt zur Erzeugung einer speziellen Eingangssequenz einer Eingabe-Vektorserie (d. h. der Testvektorserie) oder einen Eingangs-Vektorsatz (d. h. Testvektorsatz) unter Verwendung bekannter Testerzeugungs-Algorithmen, um diese eine spezielle Schaltung eines ICs, der getestet werden soll, anzulegen. Die Eingabesequenz zum Testen des ICs wird auch als Testsequenz oder Testmustersatz bezeichnet
Durch die Anwendung einer speziellen Eingangssequenz können die Fehler in der Funktion der überprüften Schaltung erfaßt werden, indem eine Änderung in der Ausgangssequenz desselben detektiert wird, Wenn ein Fehler in der betreffenden Schaltung vorhanden ist, ist nämlich die Ausgangssequenz unterschiedlich von der Sequenz, die in dem Fall auftritt, wenn kein Fehler in der Schaltung vorhanden ist.
Die Testausführung ist ein Schritt, um die Testsequenz, die bei der Testerzeugung erhalten wurde, an die betreffende, zu überprüfende Schaltung anzulegen, um dadurch das Vorhandensein oder Fehlen von Fehlern zu überprüfen. Die Kosten für den Test werden je nach der erforderlichen Zeit für die Testerzeugung und die Testdurchführung ermittelt.
Als Maßstab für die Qualität des Testes dient der Fehlerdetektions-Wirkungsgrad (FDE = fault detection efficiency) der Testsequenz. Der Fehlerdetektions-Wirkungsgrad bezeichnet einen Bereich der Zahl von Fehlern, die durch die Testsequenz detektiert werden können, die unter Verwendung des Testerzeugungs-Algorithmus erzeugt wurde, und die Zahl der redundanten (oder nicht detektierbaren) Fehler, wobei die Entscheidung auf dem Testerzeugungs-Algorithmus für die Gesamtzahl aller Fehler, die der Testerzeugung in der Schaltung unterworfen werden, was definiert ist als: FDE = (DF + RDF)/TF wobei DF die Zahl der detektierbaren Fehler, RDF die Zahl der Fehler, die als redundant eingestuft wurden, und TF die Gesamtzahl der Fehler bedeutet. Insbesondere bedeutet ein kompletter Fehlerdetektions-Wirkungsgrad, daß der Fehlerdetektions-Wirkungsgrad eine Fehlererfassungsrate von 100% hat (d. h. FDE = 100%).
Die Veröffentlichung von Masuzawa, T.; Wada, H.; Saluja, K. K.; Fujiwara, H.: ”A Non-Scan DFT Method for RTL Data Paths To Achieve Complete Fault Efficiency”, Information Science Technical Report TR 980009, Nara Institute of Science and Technology, Japan, Juli 1998 wird ein DFT-Verfahren für RTL-Datenpfade ohne Abtastung (nonscan) offenbart.
Die Veröffentlichung von Ghosh, I.; Raghunathan, A.; Jha, N. K.: ”A Design for Testability Technique for RTL Circuits Using Control/Data Flow Extraction”, IEEE/ACM Internat. Conference an Computer-Aided Design ICCAD-96, San Jose, 1996, Seiten 329–336, offenbart eine Technik zum Extrahieren von Information über die Funktion (Steuerung/Datenfluss) von Registerübertragungswert-(RTL)-Steuerungs-/Datenpfadschaltungen und stellt den Entwurf für eine hierarchische Testfähigkeit für eine solche Art von Schaltungen dar. Dieses Testverfahren und der Entwurf einer testfähigen (DFT) Technik reicht im allgemeinen aus, um mit datenflussintensiven RTL-Steuerungsschaltungen, wie z. B. Protokollbausteinen als auch mit datenflussintensiven Schaltungen wie digitalen Filtern, umgehen zu können.
EP 0921406 A1 offenbart ein Verfahren und Vorrichtungen zum Testen von integrierten Schaltungen, die einen Kontroller oder andere sequentielle Schaltungen enthalten, die bei Verarbeitungsgeschwindigkeit betrieben werden, wobei die Länge der Testsequenz verkürzt und eine hohe Fehlerentdeckungsrate erreicht werden. Die Zustände eines Zustandsregisters werden als steuer- und beobachtbar angenommen und es wird ein Satz von Testmustern für eine kombinierte Schaltung ausgegeben, die kein Zustandsregister enthält. Eine Logikschaltung zur Erzeugung eines ungültigen Zustands wird zur Erzeugung von ungültigen Zuständen hinzu gefügt, welches Zustände sind, die in den erzeugten Testmustern enthalten sind, die aber nicht durch einen normalen Übergang vom Rücksetzzustand eingestellt werden können. Ein Multiplexer wird zur Auswahl des Ausgangssignales einer Logikschaltung zur Erzeugung eines nächsten Zustands oder der Logikschaltung zur Erzeugung eines ungültigen Zustand hinzugefügt, um dieses Signal in das Zustandsregister, basierend auf einem Zustandsübergangsbetriebsauswahlsignal, einzugeben.
Die oben genannten Lösungen haben den Nachteil, daß ein Test der Schaltung nicht bei der normalen Betriebsgeschwindigkeit durchgeführt werden kann.
In den letzten Jahren wird ein VLSIC im allgemeinen auf einem Registertransferniveau (RT-Niveau) ausgelegt, und das Design für die Testfähigkeit (d. h. das Design zum Erleichtern des Testes) desselben wird hauptsächlich auf dem RT-Niveau ausgeführt. Im allgemeinen umfaßt der VLSIC, dessen Design auf dem RT-Niveau durchgeführt wird, einen Datenpfad 101 zur Durchführung eines Datenprozesses, beispielsweise einer Datenoperation, und einen Controller 102 zum Steuern des Datenpfades 101, wie in 31 gezeigt ist.
Der Datenpfad 101 und der Controller 102 sind miteinander durch eine Statussignalleitung 103 und eine Steuersignalleitung 104 verbunden. Die Statussignalleitung 103 ist vorgesehen, um ein Betriebszustandssignal von dem Datenpfad 101 an den Controller 102 zu übertragen, und die Steuersignalleitung 104 ist vorgesehen, um ein Steuersignal von dem Controller 102 an den Datenpfad 101 zur Steuerung des Datenflusses zu übertragen. Auf dem RT-Niveau wird der Datenpfad 101 als Schaltungselemente beschrieben, beispielsweise als eine arithmetische Einheit, ein Register und ein Multiplexer und eine Signalleitung, die diese Schaltungselemente miteinander verbindet. Der Controller 101 wird als Statusübergangstabelle beschrieben.
Der Datenpfad 101 hat einen Dateneingabeabschnitt, der direkt mit einem externen Eingang DPE des VLSIC verbunden ist und einen Steuereingangsabschnitt, der direkt mit der Steuersignalleitung 104 als Ausgang von dem Controller 102 verbunden ist. Unter der Annahme, daß ein optionales Steuersignal an den Steuereingangsabschnitt des Datenpfades geliefert werden kann, wenn die Testerzeugung zum Testen des Datenpfades ausgeführt wird, werden eine Testsequenz, die an den Dateneingang (DPI) angelegt wird, und ein Testplan, der an den Steuereingang angelegt wird, erzeugt, um jedes Schaltungselement zu überprüfen. Wenn der Test des Datenpfades durchgeführt wird, ist es aus diesem Grunde notwendig, den Testplan an den Steuereingangsabschnitt, der mit der internen Steuersignalleitung 104 verbunden ist, gleichzeitig mit der Anlegung der Testvektorsequenz an den Dateneingangsabschnitt des Datenpfades anzulegen.
Es ist zu beachten, daß der oben erwähnte Begriff ”Testplan” eine Steuervektorsequenz einer Zeitserie umfaßt, die dazu dient, den Testvektor von dem externen Eingang (DPI) zu dem Eingangsport eines Schaltungselementes weiterzuleiten (und damit zu bestätigen), welches einem Test unterworfen wird, und dient auch dazu, das Ausgangs-Antwortsignal des Schaltungselementes an einen externen Ausgang DPO weiterzugeben.
Als Beispiel für ein Verfahren zur Zufuhr des Testplanes wird ein Verfahren genannt, um den Testplan von außen her an den VLSIC zuzuführen, Es gibt auch ein Verfahren, den Testplan innerhalb des VLSIC intern zuzuführen. Bei dem Verfahren, bei dem der Testplan von außen an den VLSIC zugeführt wird, wird ein externer Eingangspin PI zu dem VLSIC hinzugefügt. und eine Schaltstufe ist an dem Steuereingangsabschnitt des Datenpfades vorgesehen, so daß sie direkt mit dem hinzugefügten, externen Eingangspin PI verbunden werden kann. Folglich kann der Testplan von außerhalb des VLSIC an den Steuereingangsabschnitt zugeführt werden, und der Test kann bei einer tatsächlichen Betriebsgeschwindigkeit durchgeführt werden. In diesem Verfahren gibt es jedoch das Problem, daß der zusätzliche Aufwand für externe Pins groß wird.
Andererseits steht bei dem Verfahren der internen Zufuhr des Plans in dem VLSIC ein Verfahren zur Verfügung, den Testplan von dem ursprünglichen Controller 102 zuzuführen. Bei diesem Verfahren wird der Testplan an den Steuereingangsabschnitt des Datenpfades 101 unter Verwendung des Steuerausgangssignals in desselben Weise wie bei einem normalen Betrieb des Controllers 102 in dem VLSIC zugeführt. In diesem Fall hängt das Steuerausgangssignal des Controllers 102, welches an den Steuereingangsabschnitt zugeführt werden soll, von der Ausgangsfunktion des Controllers 102 ab. Daher ist es nicht sichergestellt, das alle Steuersignale für den Testplan an den Steuereingangsabschnitt des Datenpfades zugeführt werden können. Ferner hat sich das Problem ergeben, daß es erhebliche Zeit benö-tigt, die Statusübergangsserie des Controllers 102 zu recher-chieren, um das Steuersignal zu erzeugen, so das die Zeitdauer für die Ausführung des Tests in unerwünschter Weise erhöht wird, weil die Statusübergangsserie verwendet wird.
Als ein anderes Verfahren zum internen Zuführen des Testplans in dem VLSIC gibt es ferner ein Verfahren, um den Testplan zuzuführen, wobei ein Voll-Scan-Controller (full scan controller) verwendet wird, d. h. ein Controller für ein Design mit Testfähigkeit und voller Abtastung. In diesen Verfahren wird eine Scanfunktion jedem der Flip-Flops in dem Statusregister des Controllers 102 hinzugefügt, so daß alle Flip-Flops in dem Statusregister durch scanbare Flip-Flops ersetzt werden. Das Statusregister wird somit durch ein scanbares Register ersetzt, welches Scaneingangs- und Scanausgangs-Kontakte hat, so daß die Zustände der Flip-Flops durch die Scaneingangs- und Scanausgangs-Kontakte des scanbaren Registers von außen steuerbar und beobachtbar sind. So wird ein Steuersignal, welches für den Testplan auftritt, von dem Steuerausgang des Controllers 102 erzeugt. Das Steuersignal, welches von dem Steuerausgang des Controllers 102 erzeugt wird, hängt jedoch von der Ausgangsfunktion des Controllers 102 ab. Daher kann nicht angenommen werden, daß alle Steuersignale des Testplans an den Steuereingangsabschnitt des Datenpfades zugeführt werden können. Da die Scanfunktion verwendet wird, hat sich ferner das Problem ergeben, das der Test nicht mit einer tatsächlichen Betriebsgeschwindigkeit ausgeführt werden kann, und die Zeitdauer für die Durchführung des Testes wird erhöht, was zu hohen Kosten für den Test führt,
Der Erfindung liegt daher die Aufgabe zugrunde, eine integrierte Schaltung mit einem Design für eine verbesserte Testfähigkeit bereitzustellen, der ein Testplan als eine Zeitserie eines Steuersignals an einem Steuereingangsabschnitt des Datenpfades zugeführt werden kann, und bei der die Zeitdauer für die Ausführung des Tests reduziert werden kann. Insbesondere soll der Testplan bei normaler Betriebsgeschwindigkeit der Schaltung ausgeführt werden können, so daß der Test mit der tatsächlichen Betriebsgeschwindigkeit dadurch durchgeführt werden kann, wobei ein Testplangenerator zur Erzeugung des Testplanes hinzugefügt wird, der dem Steuereingangsabschnitt des Datenpfades in einem VLSIC durch eine Schaltstufe zugeführt werden soll. Des weiteren soll ein verbessertes Verfahren für das Design der integrierten Schaltung auf Testfähigkeit bereitgestellt werden.
Diese Aufgabe wird durch den Vorrichtungsanspruch bzw. den Verfahrensanspruch gelöst, wobei die Unteransprüche vorteilhafte Ausgestaltungen umfassen.
Die Erfindung wird nun anhand der beiliegenden Zeichnungen beschrieben, Es zeigen:
1 ein schematisches Blockdiagramm, welches ein Beispiel für eine integrierte Schaltung nach einen nicht beanspruchten Ausführungsbeispiel der Erfindung zeigt;
2 ein Diagramm, das ein Beispiel für einen Datenpfad zeigt, wie er in 1 dargestellt ist;
3 ein Diagramm, welches eine Port-Graphik für den Datenpfad zeigt, der in 2 dargestellt ist;
4A und 4B ein Beispiel für einen Testplan für ein Kombinations-Schaltungselement M₁ des Datenpfades, der in 2 dargestellt ist;
5 ein Flußdiagramm, das ein Design-Verfahren für die Testfähigkeit zeigt, um zu bewirken, das der in 1 dargestellte Datenpfad eine feste Steuer-Testfähigkeit hat;
6 ein Diagramm, welches ein Resultat der Anwendung von Schritt S1 in 5 auf die Port-Graphik in 3 zeigt;
7 ein Diagramm, welches das Resultat der Anwendung des Schritts S2 in 5 auf die Port-Graphik in 3 hat;
8 ein Diagramm, welches ein Beispiel für die Hinzufügung eines Maskenelementes zu einem Operationsmodul zeigt;
9 ein Diagramm, welches ein Beispiel für die Hinzu fügung eines Multiplexers MUX zeigt;
10 ein Diagramm, welches ein Resultat der Anwendung des Schrittes S3 in 5 auf die Port-Graphik in 3 hat;
11A und 11B Diagramme, die ein Resultat der An-wendung eines Falles 1 von Schritt S4 in 5 auf die Port-Graphik in 3 zeigen;
12A und 12B Diagramme, die das Resultat der Anwendung eines Falles 2 von Schritt S4 in 5 auf die Port-Graphik in 3 zeigen;
13 ein Diagramm, welches ein Resultat der Anwendung von Schritt S4 und S5 in 5 auf die Port-Graphik in 3 zeigt;
14 ein Diagramm, welches ein Resultat der Verarbeitung in 5 auf den Datenpfad von 2 zeigt;
15 ein Diagramm, das ein Beispiel für die Erzeugung eines Hauptpfadsatzes für einen Operationsmodul M₁ von 14 zeigt;
16 ein Beispiel für einen Testplan für den Operationsmodul M₁ von 14;
17A, 17B und 17C ein Beispiel für einen Testplan für einen beabsichtigten Modul des Datenpfades 2;
18 ein schematisches Blockdiagramm, das den Fluß eines Signales in dem Datenpfad 2 und dem Testcontroller 4 zeigt;
19A, 19B und 19C ein Beispiel für die Arbeitsweise eines Testplangenerators 11 für jedes Signal in 18;
20 ein Plusdiagramm, welches ein Beispiel für die Arbeitsweise eines externen Testers während einer Testoperation für den Datenpfad 2 zeigt;
21 ein Flußdiagramm, welches ein Beispiel für die Arbeitsweise eines Testplangenerators 11 zeigt;
22 ein schematisches Blockdiagramm, welches ein Beispiel für eine VLSI-Schaltung nach dem beanspruchten Ausführungsbeispiel der Erfindung zeigt;
23 ein Blockdiagramm, welches ein Beispiel für einen Datenpfad 22 zeigt, der in 22 dargestellt ist;
24 ein Diagramm, welches ein Beispiel für einen Zuleitungspfad und einen Ableitungspfad in dem Datenpfad 22 zeigt, der in 23 dargestellt ist;
25 ein Diagramm, welches ein anderes Ausführungsbeispiel für einen Zuleitungspfad und einen Ableitungspfad in dem Datenpfad 22 zeigt, der in 23 dargestellt ist;
26A, 26B und 26C ein Beispiel für einen Testplan für einen vorgesehenen Modul in dem Datenpfad 22, der in 23 dargestellt ist;
27 ein Flußdiagramm, welches ein Beispiel für die eitsweise eines externen Testers während einer Testoperation für den Datenpfad zeigt;
28 ein Flußdiagramm, welches ein Beispiel für die Arbeitsweise eines Testplangenerators 31 zeigt;
29 ein schematisches Blockdiagramm, das ein anderes Ausführungsbeispiel einer VLSI-Schaltung nach dem beanspruchten Ausführungsbeispiel der Erfindung zeigt;
30 ein Flußdiagramm, welches ein Beispiel für die Arbeitsweise eines externen Testers während einer Testoperation zeigt; und
31 ein schematisches Blockdiagramm, welches ein Beispiel für eine herkömmliche VLSI-Schaltung zeigt.
Nicht beanspruchtes Ausführungsbeispiel
1 ist ein schematisches Blockdiagramm, welches ein Beispiel für eine integrierte Schaltung nach einem nicht beanspruchten Ausführungsbeispiel der Erfindung zeigt. In diesem Ausführungsbeispiel ist ein VLSIC als Beispiel für die integrierte Schaltung dargestellt.
In 1 umfaßt der VLSIC1 einen Datenpfad 2 zur Durchführung einer Verarbeitung, beispielsweise einer Datenoperation, einen Controller 3 zum Steuern des Datenpfades 2 und einen Testcontroller 4 zum Steuern der Testoperation des Datenpfades 2, wenn der Datenpfad 2 einem Test unterworfen wird. Der VLSIC1 umfaßt ferner eine Schaltstufe 5 zum Umschalten eines Signales, so daß ein Steuersignal (ctr1), welches von dem Controller 3 zugesandt wird, oder ein Teststeuersignal, welches von dem Testcontroller 4 zugesandt wird, wahlweise an den Datenpfad 2 geliefert wird, eine zweite Schaltstufe 6 zum Umschalten eines Signales, so daß ein Statussignal, welches von jedem Modul gesendet wird, der den Datenpfad 2 bildet, oder ein Signal, welches von einem externen Eingang DPI gesendet wird, selektiv an den Controller 3 zugeführt wird, und eine Ausgangsschaltstufe 7, um ein Signalausgang von einem externen Ausgang DPO umzuschalten.
Die ersten und zweiten Schaustufen 5 und 6 und die Ausgangsschaltstufe 7 können beispielsweise durch Multiplexer oder dergleichen verwirklicht sein.
Bei einer Testoperation zum Testen des Datenpfades 2 wird die zweite Schaltstufe 6 mit einem externen Steuersignal CT von ”0” beliefert, beispielsweise von außerhalb des VLSICs, so daß das von dem Datenpfad 2 zugesandte Statussignal unter Auswahl durch die zweite Schaltstufe 6 an die Ausgangsschaltstufe des Multiplexes 7 geliefert wird. Im Normmalbetrieb wird das Steuersignal CT von ”0” von außen an die zweite Schaltstufe 6 geliefert, so daß das von dem Datenpfad 2 zugesandte Signal in den Controller 3 eingegeben wird. Wenn der Controller 3 einem Test unterworfen wird, wird dabei die zweite Schaltstufe 6 mit einem externen Steuersignal CT von ”1” von außerhalb des VLSICs gespeist. So werden die Eingangsdaten, die von dem externen Eingang DPI geliefert werden, durch die zweite Schaltstufe 6 so ausgewählt, daß sie an den Controller 3 geliefert werden.
In der folgenden Beschreibung bedeutet Testoperation, daß der Datenpfad getestet werden soll.
Als Beispiel für den Controller (Logikschaltung) 3 gibt es einen herkömmlichen Controller, wie er in der Japanischen Offenlegungsschrift Nr. Hei-11-166962 beschrieben ist, und eine Erläuterung desselben wird im folgenden kurz gegeben.
Der Controller 3 umfaßt einen Generator 3a bezüglich eines ungültigen Zustandes, einen Multiplexer 3b, ein Statusregister 3c und ferner externe Kontakte zur Steuerung des primären Eingangspins PI, wobei der primäre Ausgangspin PO beobachtet wird. Der Controller wird mit einem Halte/Rücksetzsignal HR beliefert, welches an das Statusregister 3c geliefert werden soll, und er wird ferner mit einem Statusübergangs-Betriebsartenwahlsignal St von einer äußeren Quelle als Steuersignal für den Multiplexer 3b gespeist. Der Generator 3a erzeugt in der Folge einen ungültigen Zustand jedesmal dann, wenn ein Taktsignal (nicht gezeigt) je nach dem Statusübergangspfad angelegt wird, und er wählt ein Signal entsprechend einem gültigen Zustand oder ein Signal entsprechend einem ungültigen Zustand je nach dem Statusübergangs-Betriebsartenwahlsignal. Dann legt der Multiplexer 3b das ausgewählte Signal an das Statusregister 3c an.
Der Testcontroller 4 umfaßt einen Testplangenerator 11 zur Erzeugung eines Testplanes einer Test-Steuersignalsequenz für den Datenpfad 2, ein Modul-ID-Register TMR zum zeitweiligen Speichern einer Modul-Nummer, die ein E Modul angibt, welches einem Test unterworfen wird, wobei die Modul-Nummer von dem externen Eingangsport DPI während der Testoperation eingegeben wird, und ein Testmusterregister DPR zum zeitweiligen Speichern eines Testmusters eines Testvektors für den Steuereingang, wobei das Testmuster von dem externen Eingang DPI während der Testoperation zugesandt wird. In der folgenden Beschreibung bedeutet der Begriff ”Testmuster” den Eingangstestvektor.
Der Testplangenerator 11 wird mit einem Betriebsartenwahlsignal dt gespeist, um eine Testbetriebsart oder eine normale Betriebsart zu spezifizieren. Der Testplangenerator wird ferner mit einem Betriebsart-Spezifikationssignal-”mode” gespeist um die Betriebsart in der Testoperation zu spezifizieren, wobei das Betriebsart-Spezifikationssignal-”mode” von dem externen Tester oder dergleichen durch den externen Eingang PI zugesandt wird. Das Objekt-Modul-ID-Register TMR und das Testmusterregister TPR sind mit dem externen Eingang DPI respektive verbunden, und sie sind ferner mit dem Testplangenerator 11 verbunden. Ferner gibt der Testplangenerator 11 ein Operations-Steuersignal an das Modul-ID-Register TMR und das Testmusterregister TPR ab.
Der Ausgang des Testplangenerators 11 wird ferner mit einem der Eingänge der ersten Schaltstufe 5 verbunden, der Ausgang der ersten Schaltstufe 10 wird mit dem Steuereingangskontakt des Datenpfades 2 verbunden, und ein Testplan wird von dem Testplangenerator 11 erzeugt und während der Testoperation an jeden Modul des Datenpfades 2 durch die erste Schaltstufe 5 angelegt, Der andere Eingang der ersten Schaltstufe 5 wird mit dem Ausgang des Controllers 3 verbunden, und der Testplanausgang des Testplangenerators 11 oder der Steuersignalausgang des Controllers 3 wird selektiv dem Steuereingangsabschnitt des Datenpfades 3 entsprechend dem Betriebsarten-Wahlsignal dt geliefert. Ein weiterer Ausgang des Testplangenerators 11 wird ferner mit dem anderen Steuereingangsabschnitt des Datenpfades 2 verbunden, so daß ein geeignetes Steuersignal (ctr2) an die DFT-Elemente (DFT = design-for-testabilities = Designzwecks-Testfähigkeit), die auf dem Datenpfad 2 vorgesehen sind, während der Testoperation zugeführt, so daß das Steuersignal während des Normalbetriebes keinen Einfluß auf die Arbeitsweise des Datenpfades 2 ausübt. Die DFT-Elemente sind MUX- oder Bypass-, MASK- und Bypass-REG-Elemente, wie in der Figur dargestellt ist.
Wenn der Datenpfad 2 aus einer sequentiellen Schaltung gebildet ist, ist es schwierig, eine Testsequenz zu erhalten, die einen hohen Fehlerdetektions-Wirkungsgrad in einer praxisgerechten Zeitdauer zur Erzeugung des Tests hat. Daher wurde ein Verfahren für ein Design für die Testfähigkeit vorgeschlagen, in dem das Design für den Datenpfad der sequentiellen Schaltung in ein Schaltungsdesign modifiziert wurde, welches die Testerzeugung vereinfachen kann. Als Designverfahren zur Testfähigkeit wurde ein Non-Scan-Designverfahren für die Testfähigkeit auf einem RT-Niveau auf der Basis einer hierarchischen Testerzeugung (siehe ”Nonscan Design-for-Testability Method of Data Path Guaranteeing Complete Fault Detection Efficiency” von Hiroki Wada, Toshimitu Masuzawa, K. K. Saluja und Hideo Fujiwara, Veröffentlichung in IEEE (D-1), Bd. 182, Nr. 7, Seiten 843–851, 1999) vorgeschlagen. In diesem Verfahren wird der Wert eines Registers unter Verwendung eines Datenübertragungspfades gesteuert oder beobachtet, welcher für den Normalbetrieb verwendet werden soll. Daher ist es möglich, eine Testsequenz anzulegen und die Ausgangs-Antwort zu beobachten oder zu messen, wobei ein Takt für den Normalbetrieb verwendet wird.
Das hierarchische Verfahren zur Testerzeugung hat die folgenden beiden Stadien. In dem ersten Stadium wird der Testvektorsatz für jedes Schaltungselement der Kombination auf dem Gate-Niveau erzeugt, wobei ein Testerzeugungs-Algorithmus für eine kombinatorische Schaltung verwendet wird. In dem zweiten Stadium wird der Testplan für jedes Kombinations-Schaltungselement auf dem RT-Niveau erzeugt. Der Testplan umfaßt eine Zeitserie eines Steuervektors zur Zuleitung (Justifikation oder Verifizierung) eines Testvektors von einem externen Eingang DPI zu einem entsprechenden Kombination-Schaltungselement, und zur Weiterleitung einer Ausgangsantwort davon an einen externen Ausgang DPO. Im allgemeinen besteht ein Testplan für ein kombinatorische Schaltungselement M aus einer Zuleitungsphase, einer Testphase und einer Ableitungsphase.
Der Datenpfad besteht aus Schaltungselementen und Signalleitungen Die Schaltungselemente werden in einen externen Eingang, einen externen Ausgang, ein Register mit einer Lade-Halte-Funktion und ein Register mit keiner Lade-Halte-Funktion, einen Multiplexer (MUX), einen Operationsmodul und einen Meß- oder Beobachtungsmodul klassifiziert, Ferner hat jedes Schaltungselement Ports. Die Ports werden in einen Datenport, einen Steuerport und einen Meßport klassifiziert. Der Datenport wird in einen Eingangsport zum Eingeben von Daten an das Schaltungselement und einen Ausgangsport zum Ausgeben von Daten von dem Schaltungselement klassifiziert. In der vorliegenden Erfindung sind die Bit-Breiten der Datenports aller Schaltungselemente untereinander gleich. Der Steuerport dient zum Eingeben eines Steuersignals, um das Schaltungselement zu steuern. Der Meßport dient zum Ausgeben des Statussignals des Schaltungselementes nach außen.
Der externe Eingangsabschnitt hat einen Ausgangsport, und der externe Ausgangsabschnitt hat einen Eingangsport. Das Register mit der Lade-Halte-Funktion hat einen Eingangsport, einen Ausgangsport und einen Steuerport. Das Register, das keine Lade-Halte-Funktion hat, hat einen Eingangsport und einen Ausgangsport. Der Multiplexer (MUX) hat zwei Eingangsports und einen Ausgangsport, und er besteht aus einer kombinatorische Schaltung, um Daten, die von dem in Abhängigkeit von dem Steuersignal ausgewählten Eingangsport geliefert werden, an den Ausgangsport weiterzugeben. Der Operationsmodul hat einen oder zwei Eingangsports, einen Ausgangsport, höchstens einen Steuerport und höchstens einen Meßport aus einer kombinatorische Schaltung zum Implementieren einer Addition, einer Multiplikation und dergleichen von Daten, die an den Eingangsport gegeben werden. Der Meßmodul hat einen oder zwei Eingangsports, einen Meßport und wenigstens einen Steuerport, und er hat keinen Ausgangsport. Der Meßmodul besteht aus einer kombinatorische Schaltung zum Beobachten des Status der Schaltung, beispielsweise eines Komparators.
Die Signalleitungen werden in eine Datensignalleitung, eine Steuersignalleitung und eine Statussignalleitung klassifiziert, Die Datensignalleitung ist mit dem Datenport von jedem Schaltungselement verbunden, so daß sie zwei Schaltungselemente miteinander verbindet. Eine Datensignalleitung kann mit dem Eingangsport verbunden sein, und eine Vielzahl von Datensignalleitungen können mit dem Ausgangsport verbunden sein. Die Steuersignalleitung dient dazu, ein Steuersignal von dem Controller zu jedem der Schaltungselemente des Datenpfades zu senden. Die Steuersignalleitung ist mit dem Steuerport verbunden. Die Statussignalleitung dient dazu, das Statussignal des Datenpfades an den Controller zu übertragen. Die Statussignalleitung ist mit dem Meßport verbunden.
2 zeigt ein Beispiel des Datenpfades. In 2 wird angenommen, daß ein optioneller Wert von außen an die Steuersignalleitung angelegt werden kann, und daß ein optionaler Wert der Statussignalleitung von außen beobachtet werden kann.
In 2 hat ein externer Eingangsabschnitt einen Ausgangsport DPI1, einen Ausgangsport, und ein externer Ausgangsabschnitt DPO1 hat einen Eingangsport. Jedes der Register R1, R2, R5 und R6, die eine Lade-Halte-Funktion haben, ist mit einem Eingangsport, einem Ausgangsport und einem Steuerport versehen, der mit einer Steuersignalleitung (c1, e2, c5, c6) verbunden ist. Jedes der Register R3 und R4, die keine Lade-Halte-Funktion haben, ist mit einem Eingangsport und einem Ausgangsport versehen. Jeder der Multiplexer MUX1 und MUX2, die zwei Eingangsports und einen Ausgangsport haben, besteht aus einer kombinatorische Schaltung, um Daten, die an den in Abhängigkeit von dem Steuersignal (m1, m2) ausgewählten Eingangsport geliefert werden, zu denn Ausgangsport weiterzugeben. Es ist hier zu beachten, daß 2 einen externen Eingang DPI1 als Beispiel für einen externen Eingang DPI und einen externen Ausgang DPO1 als Beispiel für einen externen Ausgang DPO zeigt.
Ferner ist jeder der Operationsmodule M₁ und M₂, die einen oder zwei Eingangsports, einen Ausgangsport, höchstens einen Steuerport und höchstens einen Meßport haben, aus einer kombinatorische Schaltung gebildet, um eine Addition, eine Multiplikation oder dergleichen von Daten, die an die Eingangsports geliefert werden, zu verwirklichen, Der Meßmodul hat einen oder zwei Eingangsports, einen Meßport und einen Steuerport höchstens und hat keinen Ausgangsport, und er ist durch einen kombinatorische Schaltung zum Beobachten oder Messen des Status der Schaltung, beispielsweise eines Komparators, ausgebildet. Ein Schaltungselement, welches von einer kombinatorische Schaltung, beispielsweise einem Multiplexer, einem Operationsmodul und dem Meßmodul gebildet wird, wird im folgenden als kombinatorische Schaltungselement bezeichnet.
In der Beschreibung sind die Schaltungselemente des Datenpfades und die Datensignalleitungen als e_i und g_i respektive bezeichnet, Die Signalleitung g_i verbindet die Ausgangsports von e_i mit dem Eingangsport von e_i+1. Ein Pfad p mit einem Anfangspunkt und e_i und einem Endpunkt e_k wird dargestellt als: p = (e₁, g₁, e₂, ..., e_i–1, g_i–1, e_i, g_i, e_i+1, ..., e_k–1, g_k–1, e_k), und der Pfad p wird als einfacher Pfad bezeichnet, insbesondere dann, wenn alle e_i unterschiedlich sind. Die Zahl der Register, die in dem Pfad p vorhanden sind, wird als sequentielle Tiefe des Pfades p bezeichnet. Ein Paar optional unterschiedlicher, einfacher Pfade mit einem Startpunkt e₁ und einem Endpunkt e₂ für zwei unterschiedliche Schaltungselemente e₁ und e₂ werden als rekonvergente Wade bezeichnet, wenn die Start- und Endpunkte des Pfades p die gleichen Schaltungselemente e haben, scheint e nur an dem Startpunkt und dem Endpunkt auf, und ein Schaltungselement außer dem Schaltungselement e tritt auf dem Pfad p höchstens einmal auf, wobei der Pfad p als eine Schleife bezeichnet wird.
Andererseits wird ein vorgegebener Datenpfad dargestellt als Port-Graphik G = (V, E). Ein Vertexsatz V zeigt die Datenports aller Schaltungselemente des Datenpfades an. E bezeichnet eine gerichtete Leitung einschließlich einer gerichteten Leitung E₁, die den Datensignalleitungen entspricht, und einer gerichteten Leitung E₂, die einer Eingangs-(Ausgangsbeziehung zwischen den Datenports in den Schaltungselementen entspricht, wobei E = E₁UE₂ gesetzt ist. 3 zeigt eine Port-Graphik für den Datenpfad von 2.
In dem Datenpfad, der in den 2 und 3 gezeigt ist, wird ein Testvektor in der Zuleitungsphase von einem externen Eingang zu einem Eingangsport eines Satzes R_J = (R₂, R₃) eines Registers weitergegeben, welches unmittelbar vor dem kombinatorische Schaltungselement M vorgesehen ist. Wenn der Registersatz R_J leer ist, ist die Bestätigungsphase nicht vorhanden. Die Testphase wird in dem folgenden Fall klassifiziert. Wenn der Registersatz R₃ nicht leer ist, wird ein Testvektor von dem Ausgangsport des Registersatzes R_J zu dem kombinatorische Schaltungselement M gegeben. Wenn der Registersatz R_J leer ist, wird der Testvektor direkt von dem externen Eingang DPI an das kombinatorische Schaltungselement M gegeben. Wenn das kombinatorische Schaltungselement M einen Steuerport hat, wird der Testvektor von außerhalb an den Steuerport gegeben.
Wenn ein Register R_P unmittelbar nach dem kombinatorische Schallungselement M vorhanden ist, wird als nächstes die Ausgangsantwort an den Eingangsport des Registers R_P weitergegeben, Wenn das Register R_P nicht unmittelbar nach dem kombinatorische Schaltungselement M vorhanden ist, wird eine Ausgangsantwort direkt zu dem externen Ausgang DPO weitergegeben. Wenn das kombinatorische Schaltungselement M einen Meßport hat, wird ferner eine Ausgangsantwort, die an dem Meßport auftritt, extern beobachtet/gemessen. In der Weiterleitungsphase wird eine Ausgangsantwort von dem Ausgangsport des Registers R_P zu dem externen Ausgang DPO weitergegeben. Wenn kein Register R_P vorhanden ist, ist die Weiterleitungsphase nicht vorhanden.
Die 4A und 4B zeigen ein Beispiel eines Testplanes für das kombinatorische Schaltungselement M₁ des Datenpfades 2, der in 2 gezeigt ist. 4A zeigt ein Beispiel einer Testplanerzeugung des Operationsmoduls M₁ und 4B zeigt ein Beispiel des Testplans für den Operationsmodul M₁. In 4B in dem Kontrollvektorabschnitt, der den Kontrollsignalen (f1, f2, f5, f6) für die Register (R1, R2, R5, R6) entspricht, hat ”1” die Bedeutung ”laden” und ”0” die Bedeutung ”halten”. In einem Abschnitt, der den Kontrollsignalen (m1, m2) für die Multiplexer (MUX1, MUX2) entspricht, hat ”1” die Bedeutung, daß ein rechter Eingangsport ausgewählt wird, und ”0” hat die Bedeutung, daß ein linker Eingangsport des MUX ausgewählt wird. Ein leerer Abschnitt bedeutet ”unbeachtlich”, z bedeutet eine Ausgangsantwort, und die t1 und t2 bedeuten jeweils Testvektoren. Der Registersatz R_J, der unmittelbar vor dem kombinatorische Schaltungselement M₁ vorgesehen ist, umfaßt die Register R2 und R3, und das Register R_P unmittelbar nach dem Element M₁ ist das Register R4. In dem Testplan des kombinatorische Schaltungselementes M₁ wird ein Testvektor t1, der an das Register R2 zu einem zweiten Zeitpunkt gegeben wird, an einem dritten Zeitpunkt gehalten. Daher ist er so dargestellt, daß der Kontrollvektor f1 an dem zweiten Zeitpunkt und dem dritten Zeitpunkt unterschiedlich ist.
Wenn ein Betriebswert von einem externen Eingang zu dem Eingangsport von jedem kombinatorische Schaltungselement M in dem Datenpfad übertragen und von dem Ausgangsport des kombinatorische Schaltungselementes M zu dem externen Ausgang weitergegeben werden kann, sagt man, daß der Datenpfad eine hohe Testfähigkeit hat. Wenn der Datenpfad eine hohe Testfähigkeit hat, können folgende Vorteile erhalten werden.

(1) Der Testerzeugungsalgorithmus für die kombinatorische Schaltung wird an jede Einheit aus kombinatorische Schaltungselementen angelegt. Daher kann ein Testvektorsatz mit einem vollständigen Fehlererkinnungswirkungsgrad in einer kurzen Testerzeugungs-Zeitdauer erhalten werden.
(2) Die Testplangeneration wird an dem RT-Niveau ausgeführt. Daher wird die Zeitdauer für die Testplangeneration verkürzt.
(3) Es ist garantiert, daß ein beliebiger Wert von dem externen Eingang weitergegeben werden kann, und daß eine optionale Ausgangsantwort davon zu dem externen Ausgang weitergegeben werden kann für jedes kombinatorische Schaltungselement. Daher kann ein vollständiger Fehlererkennungswirkungsgrad für den gesamten Datenpfad erreicht werden.

Wenn jedoch der Datenpfad 2 die erwähnte, hohe Testfähigkeit hat, kann der Testplangenerator 11 nicht immer durch eine kombinatorische Schaltung gebildet werden. Wenn der Testplangenerator 11 von einer sequentiellen Schaltung gebildet wird, wird der Platzbedarfüberschuß erhöht gegenüber dem, der bei der kombinatorische Schaltung vorhanden ist.
Daher wird der Datenpfad 2 so ausgebildet, daß er eine festgelegte Kontrolltestfähigkeit hat, um den Testplangenerator 11 durch die kombinatorische Schaltung zu verwirklichen, und ein Testplan kann für jedes Schaltungselement mit höchstens drei Kontrollvektoren gebildet werden. Die festgelegte Kontrolltestfähigkeit impliziert die Eigenschaft der Schaltungsstruktur eines Datenpfades, in dem eine Kontrollvektorsequenz in jeder Phase in dem Testplan von jedem Schaltungselement mit einem Kontrollvektor gebildet werden kann. Ein Datenpfad mit einer festgelegten Kontrolltestfähigkeit hat eine solche Struktur, daß der Testplan für jedes darin enthaltene kombinatorische Schaltungselement M vorhanden ist, und eine Kontrollvektorsequenz, die jede Phase von Zuleitung/Test/Ableitung von jedem Testplan darstellt, kann durch nur einen Kontrollvektor gebildet werden.
Als nächstes wird ein DFT-Algorithmus (DFT = Design für Testfähigkeit) und ein Testplan-Erzeugungs-Algorithmus angegeben, die dazu dienen, die Auslegung des vorgegebenen Datenpfades (festgelegter, kontroll-testbarer Datenpfad) zu ändern, wobei die feste Kontrolltestfähigkeit befriedigt wird.
In dem DFT-Verfahren werden Pfade für alle Schaltungselemente in dem vorgegebenen Datenpfad festgelegt, wobei dadurch ausreichende Bedingungen geschaffen werden, um einen optionalen Testvektor von dem externen Eingang DPI zu jedem kombinatorische Schaltungselement M zu liefern und die Ausgangsantwort von jedem kombinatorische Schaltungselement M an den Ausgangsport DPO weiterzuleiten. Die Pfade werden in einen Kontrollpfad (Zuleitungspfad/Ableitungspfad) und einem Meßpfad klassifiziert. Der Kontrollpfad dient zur Weitergabe eines optionalen Wertes eines Testvektors von dem externen Eingang DPI zu dem Eingangsport des Schaltungselementes. Der Meßpfad dient zum Weitergeben eines optionalen Wertes, der an dem Ausgangsport des Schaltungselementes auftritt, an den externen Ausgang DPO.
Wenn der optionale Wert auf dem vorgegebenen Weg weitergegeben wird, treten jedoch folgende Probleme auf:

1) Der optionale Wert wird von dem Eingangsport eines Operationsmoduls zu dem Ausgangsport desselben weitergegeben, und
2) Die zeitlichen Abfolgen bei der Weiterleitung des Wertes auf den Rekonvergenzpfaden, die gleich große sequentielle Tiefen haben, kollidieren miteinander

Um zu garantieren, daß der optionale Wert von dem Eingangsport des Operationsmoduls an den Ausgangsport desselben weitergegeben wird, wird eine Übertragungsfunktion zu dem Operationsmodul hinzugegeben. Die Übertragungsfunktion dient dazu, einen beliebigen Wert von dem einen Eingangsport x des Operationsmoduls an den Ausgangsport z desselben weiterzugeben. Um die Timing-Kollision auf den Rekonvergenzpfaden zu eliminieren, die gleiche, sequentielle Tiefen haben, wird ferner ein Multiplexer verwendet, um die sequentielle Tiefe von einem der Pfade, die die Rekonvergenzpfade darstellen, um eins herabzusetzen oder zu erhöhen.
5 ist ein Flußdiagramm zur Erläuterung des DFT-Verfahrens zur Herstellung eines Datenpfades 2 mit einer festgelegten Kontrolltestfähigkeit. Das Verfahren zur Erstellung eines Designs für den Datenpfad 2, der eine festgelegte Kontrolltestfähigkeit hat, wird im einzelnen unter Bezugnahme auf 5 beschrieben.
In 5 wird ein Kontrollpfad für jedes kombinatorische Schaltungselement in dem vorgegebenen Datenpfad 2 an dem Schritt S1 festgelegt. Im allgemeinen gibt es eine Vielzahl von Pfaden, die für einen gewissen äußeren Eingang (DPI) zu einem gewissen Eingangsport des Schaltungselementes vorgesehen sind. Um die Zeit für die Testdurchführung zu verkürzen, wird ein Pfad, der eine minimale, sequentielle Tiefe (d. h. eine minimale Anzahl von Register) hat, als Kontrollpfad bestimmt. Um die Zahl der Übertragungsfunktionen, die hinzuaddiert werden müssen, zu reduzieren, ist es erwünscht, daß der Kontrollpfad einen größtmöglichen Scher-Anteil hat, Folglich wird ein Satz von Kontrollpfaden aufgebaut, so daß der externe Eingang als Ausgangspunkt dient und die minimale Zahl von Leitungsbäumen für die Anzahl der Register ausgebildet werden.
6 zeigt das Resultat der Anwendung von Schritt 1 auf die Port-Graphik von 3. In der Port-Graphik ist zu beachten, daß der Kontrollpfad durch eine ausgezogene Pfeillinie dargestellt ist und daß in jedem kombinatorische Schaltungselement eine gerichtete Seite, die auf dem Kontrollbaum vorhanden ist, als nicht-rekombinierende Seite und eine gerichtete Seite, die nicht auf dem Kontrollbaum vorhanden ist, als rekombinierende Seite bezeichnet wird. In den Schaltungselementen sind die rechte Pfeillinie in MUX1, die linke Pfeillinie in MUX2, die linke Pfeillinie in M₁ und die rechte Pfeillinie in M₂ Teile der Kontrollpfade.
Als nächstes wird ein Meßpfad für jedes kombinatorische Schaltungselement in dem Datenpfad 2 bei dem Schritt S2 festgelegt. Im allgemeinen gibt es eine Vielzahl von Pfaden von einem bestimmten Ausgangsport zu einem bestimmten externen Ausgang (DPO). Durch gemeinsame Pfadführung mit dem Kontrollpfad ist es möglich, die Übertragungsfunktionen zu reduzieren, die zum Weitergeben eines optionalen Wertes auf dem Meßpfad erforderlich sind. Folglich wird der Meßpfad so festgelegt, daß die Zahl der Rekombinationsseiten, die nicht in den Kontrollbäumen vorhanden sind, die in der Port-Graphik gezeigt sind, zu einem Minimum wird. 7 zeigt das Resultat der Anwendung des Schrittes S2 auf die Port-Graphik von 3. In 7 ist der Meßpfad durch eine unterbrochene Linie gezeigt.
Bei dem Schritt S3 wird als nächstes garantiert, daß ein optionaler Wert auf einen Kontrollpfaden, die in dem Schritt S1 bestimmt wurden, weitergegeben wird. Bei einem Register kann durch Anlegen eines Taktsignales ein optionaler Wert zwischen dem Eingangsport und dem Ausgangsport des Registers weitergegeben werden, Zwischen den Eingangs- und Ausgangsports des Multiplexers wird ein Kontrollsignal vorgesehen, so daß ein optionaler Wert durchgereicht werden kann. Wenn bei einem Operationsmodul eine Übertragungsfunktion zwischen den Eingangs- und Ausgangsports des Operationsmoduls vorgesehen ist, wird die Weitergabe eines Wertes zwischen dem Eingang und dem Ausgang durch Ausführung einer Übertragungs-Instruktion garantiert. Wenn es keine Übertragungsfunktion gibt, wird eine Übertragungsfunktion auf der nicht-rekombinierenden Seite zu dem Operationsmodul hinzuaddiert. Wenn der Operationsmodul ein Addierer, ein Multiplier oder dergleichen ist, kann eine Übertragungsfunktion auf einem kleinen Raum unter Verwendung eines Maskenelementes MASK implementiert werden, wie in 8 dargestellt ist. Das Maskenelement MASK erzeugt eine Konstante, die erforderlich ist, um die Weiterleitung eines optionalen Wertes zwischen den Eingangs- und Ausgangsports in dem Operationsmodul zu implementieren.
Wenn die Übertragungsfunktion nicht durch ein Maskenelement MASK implementiert werden kann, wird ein Multiplexer MUX hinzugefügt. um die Übertragungsfunktion zu implementieren, wie in 9 gezeigt ist. Auf diese Weise kann ein optionaler Wert auf allen Kontrollpfaden in dem Datenpfad 2 weitergegeben werden.
10 zeigt das Resultat der Anwendung des Schrittes S3 auf die Port-Graphik von 3. in 10 zeigen Schraffurbereiche in den Operationsmodulen (M1, M2), daß Maskenelemente MASK zu M1(y1) und M2(x2) respektive hinzugefügt worden sind.
Als nächstes wird in dem Schritt S4 eine Timing-Abstimmung auf den re-konvergenten Pfaden durchgeführt, die die gleiche sequentielle Tiefe haben. Unterschiedliche Werte können nicht an kombinatorische Schaltungselementen der Endpunkte von Rekonvergenzpfaden weitergegeben werden, die gleiche sequentielle Tiefen haben. Wenn es re-konvergente Pfade mit gleichen sequentiellen Tiefen, die ein kombinatorische Schaltungselement M als Endpunkt in dem Datenpfad haben, gibt, wird das Timing zum Weitergeben eines optionalen Wertes auf den Rekonvergenzpfaden, die eine gleiche sequentielle Tiefe haben, in dem folgenden Verfahren eingestellt. Die Schaltungselemente, die Start- und Endpunkte des Rekonvergenzpfades sind, sind als e₁ und e₂ respektive dargestellt. Ein Kontrollpfad, der den re-konvergenten Pfad darstellt, der mit der nicht-rekombinierenden Seite des Schaltungselementes e₂ verbunden ist, wird als P_c dargestellt. Ferner wird ein Satz von Register auf dem Kontrollpfad P_c als R dargestellt. Zu diesem Zeitpunkt wird der Registersatz R in seiner Auslegung in unterschiedlicher Art in den folgenden zwei Fällen modifiziert.
Fall 1: Satz R ≠ ϕ
Ein Register ist auf dem Pfad P_c vorhanden, und daher wird ein Multiplexer MUX hinzugefügt, um einen Bypass für das Register zu konstruieren. Folglich ist die sequentielle Tiefe auf dem Pfad, in dem der Multiplexer MUX hinzugegeben wurde, um Eins vermindert. Der Multiplexer MUX, der hinzugefügt werden soll wird als TM dargestellt, und die Zugabe von TM wird unter Bezugnahme auf die 11A und 11B beschrieben.
Die 11A und 11B zeigen ein Beispiel, bei dem in dem oben erwähnten Fall 1 ein Multiplexer MUX hinzugegeben wird, 11A zeigt ein Beispiel eines re-konvergenten Pfades, und 11B zeigt einen Zustand, der nach der Zugabe des Multiplexers MUX(TM) erhalten wird.
Wie in 11B gezeigt ist, werden zwei Eingangsports und ein Ausgangsport von TM als x, y und z respektive dargestellt. Ferner wird ein Eingangsport, der der Startpunkt der rekombinierenden Seite des Schaltungselementes e₂ werden soll (d. h. M1) als x' dargestellt, und ein Ausgangsport des Schaltungselementes, das ein Startpunkt einer Seite werden soll, die den Eingangsport x' als Endpunkt hat, ist als z' dargestellt. Zu diesem Zeitpunkt wird TM zwischen dem Ausgangsport z' und dem Eingangsport x' hinzugefügt. Der Eingangsport x von TM und der Ausgangsport z davon sind in folgender Weise angeschlossen. Eine Seite, die den Ausgangsport z' und den Eingangsport x' miteinander verbindet, wird entfernt. Der Ausgangsport z' und der Eingangsport x werden miteinander verbunden, und der Ausgangsport z und der Eingangsport x' werden miteinander verbunden. Der TM wird in einen Kontrollpfad, der mit der nicht-rekombinierenden Seite verbunden ist, eingefügt, weil ein Test für TM per se miteinbezogen wird. Da der Meßpfad so aufgebaut ist, daß er eine nicht-rekombinierende Seite umfaßt, kann die Beobachtung der Ausgangsantwort von TM garantiert werden.
Als nächstes wird die Verbindung des Eingangsanschlusses y des TM beschrieben, Ein Register, welches am nächsten zu dem Schaltungselement e₂ auf dem Pfad P_c liegt, wird als R_k dargestellt. Wenn das Register R_k eine Eigen-Schleife hat, wird eine asynchrone Schleife erzeugt, wenn eine Signalleitung, die unmittelbar vor dem Register R_k vorgesehen ist, mit dem Eingangsport y verbunden wird, Ein Verbindungsverfahren, um die Erzeugung einer asynchronen Schleife zu verhindern, ist nun erforderlich. Ein Satz von Registern, die auf einem Kontrollpfad von dem externen Eingang zu dem Register R_k vorgesehen ist, wird als R_i bezeichnet. Hier wird die Verbindung des Eingangsanschlusses y von TM in unterschiedlicher Weise in den folgenden zwei Fällen bezüglich des Registersatzes R_i bestimmt. In dem Fall von R_i ≠ ϕ wird ein Register R' (d. h. R1), das nahe bei dem Register R_k liegt, aus dem Satz R_i ausgewählt, und der Ausgangsport des Registers R' wird mit dem Eingangsport y von T_M verbunden In dem Fall von Ri = ϕ wird ein externer Eingang DPI mit dem Eingangsport y des TM verbunden. So wirkt der Kontrollpfad, der mit dem Eingangsport des TM verbunden ist, als re-konvergenter Pfad, und es kann garantiert werden, daß die sequentielle Tiefe variiert wird. Daher ist es nicht notwendig, einen Kontrollpfad neu aufzubauen, um den TM zu testen.
Fall 2: Satz R = ϕ
Die 12A und 12B zeigen ein Beispiel für die Hinzufügung eines Bypassregisters in dem Fallt. 12A zeigt ein Beispiel eines Rekonvergenzpfades und 12B zeigt ein Resultat, nach dem das Bypassregister hinzugefügt worden ist. Wie in 12B gezeigt ist, wird ein Bypassregister in den Pfad P_c eingefügt, und es ist möglich, die Beobachtung der Ausgangsantwort des Multiplexers MUX zu garantieren, der in dem Bypassregister enthalten ist. Ferner wirkt ein Pfad, der mit dem Eingangsport des Multiplexers MUX in dem Bypassregister verbunden ist, als Rekonvergenzpfad. Es kann jedoch garantiert werden, daß die sequentielle Tiefe variiert wird. Aus diesem Grunde ist es nicht notwendig, einen Kontrollpfad für den Test des Multiplexers MUX erneut aufzubauen.
Als nächstes wird in dem Schritt S5 die Weitergabe eines Wertes auf dem Meßpfad garantiert. Wie in Schritt S2 beschrieben wurde, sind die Meßbäume so aufgebaut, daß der Meßpfad mit einem Kontrollpfad gemeinsam verläuft. In dem Schritt S3 wird die Weiterleitung eines optionalen Wertes auf der nicht-kombinierenden Seite eines Operationsmoduls M mit dualem Eingang, der in dem Meßpfad enthalten ist, garantiert. Bezugnehmend auf die rekombinierende Seite des Operationsmoduls M mit dualem Eingang kann die Weiterleitung eines optionalen Wertes auf dem Meßpfad dadurch implementiert werden, daß eine Übertragungsfunktion der rekombinierenden Seite zu dem Operationsmodul M in derselben Weise wie bei dem Schritt S3 hinzugefügt wird.
Es wird nun der Fall betrachtet, bei dem eine Übertragungsfunktion auf der rekombinierenden Seite dadurch implementiert werden kann, das eine Konstante an einen Eingangsport gegeben wird, der als Startpunkt der nicht-rekombinierenden Seite wirkt. Wenn die Konstante von einem externen Eingang an den Eingangsport angelegt werden kann, ist es nicht notwendig, die Übertragungsfunktion neu hinzuzufügen. In diesem Fall ist es möglich, die zusätzliche Schaltungsoberfläche für die Implementierung der Übertragungsfunktion zu reduzieren. Im folgenden wird die Verwendung eines Pfades (eines Hilfspfades) zur Anlegung einer Konstanten von einem externen Eingang an einen Eingangsport beschrieben, der als Startpunkt der nicht-rekombinierenden Seite des Operationsmoduls M dienen soll.
Der Startpunkt der rekombinierenden Seite des Operationsmoduls M wird durch einen Eingangsport x dargestellt, und der Startpunkt der nicht-rekombinierenden Seite wird durch einen Eingangsport y dargestellt. Ferner wird der Ausgangsport des Operationsmoduls M als z dargestellt. Die Weiterleitung des Wertes zwischen dem Eingangsport y und dem Ausgangsport z wird an dem Schritt S3 garantiert, wie in 10 gezeigt ist. Die Weiterleitung eines Wertes zwischen dem Eingangsport x, des Operationsmoduls M und dem Ausgangsport z desselben wird durch einen Hilfspfad oder durch Hinzufügung der Übertragungsfunktion in der gleichen Weise wie in dem Schritt S3 garantiert. Der Hilfspfad dient dazu, die notwendige Konstante von einem externen Eingang an den Eingangsport y zu geben, um einen Wert zwischen dem Eingangsport x und dem Ausgangsport z weiterzugeben. Ein Kontrollpfad, der den Eingangsport y als Endpunkt benutzt, ist als P_y dargestellt, und ein Kontrollpfad, der den Eingangsport x als Endpunkt benutzt, ist als P_x dargestellt. Im folgenden wird ein externer Eingang, der als Startpunkt des Kontrollpfades werden soll, der x als Endpunkt hat, als ctr1PI(x) dargestellt, und die sequentielle Tiefe des Kontrollpfades von dem externen Eingang zu dem Eingangsport x wird als depth(x) dargestellt.
Wie nach der Beziehung zwischen dem externen Eingang, der der Startpunkt für jeden der Pfade P_y und P_x dienen soll, und der sequentiellen Tiefe, wird die Nutzung des Hilfspfades festgelegt. Der Hilfspfad kann in zwei Fällen genutzt werden. Unabhängig von der sequentiellen Tiefe der Pfade P_y und P_x kann der Hilfspfad in dem Fall von ctr1PI(x) ≠ ctrlPI(y) und in dem Fall von ctr1PI(x) ctr1PI(y) und depth(x) ∩ depth(y) ≠ ϕ genutzt werden. In dem Fall von ctr1PI(x) = ctr1PI(y) und depth(x) depth(y) kann der Hilfspfad nicht genutzt werden. In derselben Weise wie bei dem Schritt S3 wird die Übergangsfunktion zwischen dem Eingangsport x und dem Ausgangsport z zu dem Operationsmodul M hinzugefügt.
13 zeigt das Resultat der Anwendung der Schritt S4 und S5 auf die Port-Graphik von 1 Im Falles des Operationsmoduls M₁ haben der Eingangsport x₁ und der Eingangsport y₁ den gleichen externen Eingang und haben sequentielle Tiefen von depth(x₁) = {1, 2} und depth(y₁) = {1} respektive. Daher wird eine Übergangsfunktion zwischen dem Eingangsport x₁ des Operationsmoduls M₁ und einem Ausgangsport z₁ davon hinzugefügt. In dem Falle des Operationsmoduls M₂ haben ein Eingangsport x₂ und ein Eingangsport y₂ den gleichen externen Eingang und haben sequentielle Tiefen von depth(x₁) = {2, 3} und depth(y₂) = {1} respektive. Daher kann der Hilfspfad verwendet werden.
14 zeigt einen festgelegten, kontrollierbar testfähigen Datenpfad, der nach der Anwendung der Schritte S1 bis S5 auf den Datenpfad von 2 erhalten wird. Die schraffierten Abschnitte in den Operationsmodulen (M1, M2) zeigen die Maskenelemente an. TM bezeichnet einen Multiplexer MUX, der während der Anwendung des Schrittes S4 auf den Operationsmodul M₁ hinzugefügt wurde,
Als nächstes wird ein Algorithmus zur Erzeugung des Testplanes für jedes kombinatorische Schaltungselement auf einem Datenpfad erläutert, der als Resultat von DFT wie oben beschrieben erhalten wurde. Der Testplan-Erzeugungsalgorithmus wird in die Kontrollbäume und die Meßbäume des festgelegten, kontrollierbar testfähigen Datenpfades eingegeben.
In einigen Fällen, in denen eine Schleife durch ein Schaltungselement M verläuft, welches zwei Eingangsports (x, y) und einen Ausgangsport z hat, scheint das Schaltungselement M auf einem Kontrollpfad ep für den Eingangsport x des Schaltungselementes M auf. Wenn das Schaltungselement M getestet werden soll, wird ein Testvektor von dem Ausgangsport zu dem Eingangsport x weitergegeben. Wenn das Schaltungselement M einen Fehler hat, wird der Testvektor möglicherweise nicht korrekt an den Eingangsport x übertragen. Aus diesem Grund wird entschieden, ob der Testvektor für das Schaltungselement M in korrekter Weise von einem externen Eingang an einen externen Ausgang auf dem Kontrollpfad cp zwischen dem Eingangsport y des Schaltungselementes M und dem Ausgangsport z desselben übertragen wird. Das wird als untergeordneter Test bezeichnet, Nach dem untergeordneten Test des Schaltungselementes M wird der Testvektor für das Schaltungselement M auf dem Kontrollpfad cp weitergegeben, um das Schaltungselement M zu testen. Dies wird als Haupttest bezeichnet. Der Testplan für den untergeordnetes Test kann in derselben wie der Testplan für den Haupttest generiert werden. Die Erzeugung des Testplanes für den Haupttest wird im folgenden beschrieben.
Um den Kontrollvektor in jeder Phase in dem Testplan zu erhalten, ist es erforderlich, ein Schaltungselement M_c, das einen Kontrollport hat, aus den Schaltungselementen, die in dem Pfad in jeder Phase enthalten sind, auszuwählen. Daher werden ein Zuleitungspfad, ein Testpfad und ein Ableitungspfad festgelegt. Einige Schaltungselemente benutzen zusätzlich einen Hilfspfad während des Tests. Die Vorbereitungen zur Erzeugung eines Satzes von vier Pfaden (Hauptpfadsatz) werden in folgender Weise durchgeführt.
Als erstes wird ein Kontrollpfadsatz CP_i von einem Schaltungselement M_i auf einem Datenpfad erhalten. Ein Satz von Registern, die am nächsten an dem Schaltungselement M_i auf dem Kontrollpfadsatz CP_i liegen, wird als R_c dargestellt. In einigen Fällen gibt es kein Register auf einem Pfad, der in dem Kontrollpfadsatz CP_i von dem externen Eingang DPI zu dem Eingangsport des Schaltungselementes M_i enthalten ist.
Als zweites wird ein Meßpfad OP_i von einem Ausgangsport z des Schaltungselementes M_i zu einem externen Ausgang erhalten. Ein Register, welches am nächsten bei dem Schaltungselement M_i auf dem Meßpfad OP_i liegt, wird als R_o dargestellt. In einigen Fällen gibt es jedoch kein Register auf dem Meßpfad OP_i.
Auf der Basis der oben erwähnten Voraussetzung wird der Hauptpfadsatz erzeugt. 15 zeigt ein Beispiel für die Erzeugung des Hauptpfadsatzes für das Operationsmodul M₁, welches in 14 gezeigt ist.
Ein Zuleitungspfad jp bezeichnet einen Pfad von dem externen Eingang DPI zu dem Ausgangsport des Registers, das in dem Registersatz R, enthalten ist. Ein Testpfad tp bezeichnet einen Pfad von dem Ausgangsport eines Registers, welches in dem Registersatz R_c enthalten ist, zu dem Eingangsport des Schaltungselements M_i enthalten ist oder einen Pfad tp_c, der von dem externen Eingang DPI zu dem Eingangsport des Schaltungselementes M_i nicht durch Register verläuft, und einen Pfad tp_o von dem Ausgangsport z zu dem Register R_o oder dem externen Ausgang DPO. Der Ableitungspfad pp bezeichnet einen Pfad von dem Register R_o zu dem externen Ausgang DPO. Wenn es kein R_o gibt, gibt es keinen Ableitungspfad pp.
Insbesondere ist der Zuleitungspfad jp für ein Element M ein Teil des Kontrollpfades für das Element M, der von dem externen Eingang zu dem Register führt, welches am nächsten an dem Element M auf dem Kontrollpfad für M liegt. Der Ableitungspfad pp für das Element M ist ein Teil des Meßpfades für das Element M, welcher von dem Register, welches am nächsten an dem Element M auf dem Steuerpfad für M liegt, zu dem externen Ausgang reicht. Der Testpfad tp für das Element M besteht aus einem Teilpfad, der in dem Kontrollpfad für M enthalten ist, während der Zuleitungspfadabschnitt für M ausgeschlossen ist, und aus einem Teilpfad, der in dem Meßpfad für M enthalten ist, während er von dem Ableitungspfadabschnitt für M ausgeschlossen ist.
Die drei oben beschriebenen Pfade werden erzeugt, und dann wird ein Hilfspfad sp in dem folgenden Fall erzeugt. Der Hilfspfad sp ist von dem externen Eingang DPI mit der Startpunkt der nicht-rekombinierenden Seite eines Operationsmoduls Mp_i vorgesehen, welches zwei Eingangsports hat.
Wenn also ein Operationsmodul Mp_i auf dem Pfad pp oder tp_o vorhanden ist, umfaßt der Pfad pp oder tp_o die rekombinierende Seite des Operationsmoduls MP_i, und eine Übertragungsfunktion wird nicht an die Eingangs- und Ausgangsports der nicht-rekombinierenden Seite des Operationsmoduls MP_i hinzugefügt.
Ein Schaltungselement M_c wird auf diesen Pfaden bestimmt, und ein Kontrollvektor wird in jeder Phase angenommen. So kann ein Testplan für alle Schaltungselemente auf dem Datenpfad erzeugt werden.
Im folgenden wird ein Beispiel für die Erzeugung des Testplanes beschrieben.
Ein Kontrollpfad zur Zuleitung an den Operationsmodul M₁ ist von einem externen Eingang DPI1 zu zwei Eingangsports (x₁, y₁) des Operationsmoduls M₁ vorgesehen. Ferner wird ein Maßpfad von einem Ausgangsport z₁ des Operationsmoduls M₁ zu einem externen Ausgang DPO1 vorgesehen. Ferner wird R_c = {R1, R2} und R_o = {R4} gesetzt. Ein Maskenelement wird unmittelbar vor dem Startpunkt der nicht-rekombinierenden Seite eines Operationsmoduls M₂ vorgesehen. Daher wird ein Hilfspfad benutzt. Folglich ist es möglich, ein Schaltungselement M zu erhalten, welches Kontrollports hat, die in den Pfaden für die Zuleitung/den Test/die Ableitungsphasen und in dem Hilfspfad enthalten sind.
Das Schaltungselement M_c in dem Pfad in jeder Phase ist {R1} in dem Zuleitungspfad {TM} in dem Testpfad und {R6} in dem Ableitungspfad und {MUX2, R5} in dem Hilfspfad. Wie oben beschrieben wurde, wird ein Kontrollvektor, der in jeder Phase angewendet werden soll, für diese Schaltungselemente bestimmt.
16 zeigt einen Testplan in einer Tabelle für den Operationsmodul M₁ in 14, wobei ein leerer Abschnitt in der Tabelle ”unerheblich” bedeutet.
Als nächstes wird die Betriebsweise des Testcontrollers 4 beschrieben, die in der Zuleitungs-/Test-/Ableitungsphase in dem VLSIC1, der den Datenpfad 2 umfaßt, der eine auf diese Weise gebildete, festgelegte Kontrolltestfähigkeit hat, durchgeführt werden soll.
Die 17A, 17B und 17C zeigen einen Testplan für einen gewünschten Modul des Datenpfades 2. 17A ist ein schematisches Diagramm, das den Eingangs-/Ausgangs-Zustand von den Daten während eines Testvorganges an einem ausgewählten Modul M des Datenpfades 2 zeigt. 17B zeigt eine Testvektorsequenz des Moduls M, der in 17A gezeigt ist. 17C zeigt einen Testplan für den Modul M, der in den 17A und 17B gezeigt ist. In 17B bezeichnet T_M den Testvektor für den Dateneingang des zu testenden Moduls M, wobei der Testvektor von dem externen Eingangsabschnitt, der in 17A gezeigt ist, mit einem entsprechenden Timing angelegt wird.
18 ist ein schematisches Blockdiagramm, welches den Weg eines Signales in dem Datenpfad 2 und dem Testcontroller zeigt. Die 19A, 19B und 19C zeigen ein Beispiel für die Arbeitsweise des Testplangenerators 11 für jedes Signal, welches in 18 gezeigt ist. 18 zeigt einen Zustand, in dem die erste Schaltstufe 5 (die hier nicht gezeigt ist), einen Testplan von dem Testplangenerator 11 in den Datenpfad 2 eingibt. 18 zeigt ein Beispiel für die Arbeitsweise des Testcontrollers 4 in Antwort auf das Signal dt. 19 zeigt ein Beispiel der Arbeitsweise des Testcontrollers 4 in Antwort auf ein 2-Bit-Signal ”Mode”. 19C zeigt ein Beispiel für einen Testplan, der von dem Testplangenerator 11 erzeugt wurde.
In 18 führt der Testplangenerator 11 die normale Betriebsweise aus, wenn das Signal dt mit ”0” eingegeben wird, und er führt die Testbetriebsweise für den Datenpfad 2 aus, wenn das Signal dt mit ”1” eingegeben wird. Wenn der Controller 3 getestet werden soll, wird ein Signal ”0” als Signal dt eingegeben. Während des Testbetriebs, wenn das Signal ”Mode” gleich ”00” ist, führt der Testplangenerator 11 eine Betriebsweise in einer Rücksetzphase aus, in der eine Modulzahl TMNO, die einen Modul zur Durchführung eines Testes, der von dem externen Eingang DPI zugeführt wird, in dem Modul-ID-Register TMR gespeichert wird, und ein Testmuster CTP eines Kontrollanschlusses für einen Modul zum Ausführen eines Testes wird in dem Testmusterregister TPR gespeichert.
Wenn das Signal ”Mode” auf ”01” gesetzt wird, liest der Testplangenerator 11 die Modulzahl die in dem Modul-ID-Register TMR gespeichert ist, und erzeugt einen Kontrollvektor TP_J in der Zuleitungsphase für den Modul, und der Kontrollvektor TP_J wird an den Datenpfad 2 gesendet,
Wenn das Signal ”Mode” auf ”10” gesetzt wird, erzeugt als nächstes der Testplangenerator 11 einen Kontrollvektor TP_T in einer Testphase für den Modul und gibt den Kontrollvektor TP_T an den Datenpfad 2 ab. Wenn der Kontrollport des Moduls getestet werden soll, wird das Testmuster CTP, das in dem Testmusterregister TPR gespeichert ist, ausgelesen und an den Datenpfad 2 gesendet. Wenn der Datenport des Moduls getestet werden soll, wird ferner das Testmuster TPT des Datenanschlusses an den Datenpfad 2 durch den externen Eingang DP1 zugeführt.
Wenn das Signal ”Mode” auf ”11” gesetzt wird, erzeugt der Testplangenerator 11 ferner einen Kontrollvektor TP_p in der Ableitungsphase für den Modul und gibt den Testvektor TP_p an den Datenpfad 2 aus.
Es wird nun die Arbeitsweise eines externen Testers (nicht gezeigt) beschrieben, der an den VLSIC1 während des Testbetriebs angeschlossen werden soll.
20 ist ein Flußdiagramm, das ein Beispiel einer Betriebsweise des externen Testers während des Testbetriebs für den Datenpfad 2 zeigt, wobei der Betrieb in jeder Phase von Zuleitung (Kontrolle), Test und Ableitung (Beobachtung) dargestellt ist. Jede Verarbeitungsoperation, die in 20 gezeigt ist, wird durch einen externen Tester ausgeführt, wenn es nicht besonders angegeben ist.
In 20 wird an dem Schritt S11 ein Betrieb in der Rücksetzphase ausgeführt. Mit anderen Worten wird das Signal dt, das Daten ”1” umfaßt, sowohl dem Testplangenerator 11 als auch der ersten Schaltstufe 5 zugeführt, und ein Signal ”Mode” mit ”00” wird dem Testplangenerator 11 durch den externen Eingang PI zugeführt. Ferner werden die Modulnummer TMNO und das Testmuster CTP des Kontrollanschlusses des Moduls an den externen Eingang DPI respektive zugeführt, und ein Takt für den VLSIC1 wird um 1 erhöht. Auf diese Weise führt der externe Tester den Betrieb in der Rücksetzphase durch.
An dem Schritt S12 wird als nächstes entschieden, ob der Betrieb in der Anlieferungsphase durchgeführt wird. Wenn der Betrieb in der Anlieferungsphase durchgeführt wird (JA), wird die Prozedur von Schritt 13 ausgeführt. An dem Schritt S13 wird das Signal dt mit den Daten ”1” an den Testplangenerator 11 und die erste Schaltstufe 5 geliefert, und das Signal ”Mode” mit den Daten ”01” wird an den Testplangenerator 11 geliefert. Dann werden ein Testmuster DTP des Datenanschlusses und/oder ein Maskenmuster SPC des Hilfspfades an den externen Eingang DPI zugeführt, und ein Takt für den VLSIC1 wird um 1 erhöht. In dieser Figur bezeichnet ”X” den Begriff ”inkonstistent”. Sodann kehrt die Prozedur zu dem Schritt S12 zurück.
Wenn an dem Schritt S12 die Entscheidung ”NEIN” gefällt wird, so daß die Betriebsweise der Anlieferungsphase nicht durchgeführt wird, geht die Prozedur zu dem Schritt S14 weiter, und es wird entschieden, ob eine Betriebsweise in der Testphase durchgeführt wird. Wenn mit ”JA” an dem Schritt S14 entschieden wird, daß der Betrieb in der Testphase durchgeführt wird, wird die Prozedur des Schrittes S15 ausgeführt. Wenn durch ”NEIN” an dem Schritt S14 entschieden wird, daß der Betrieb in der Testphase nicht durchgeführt wird, geht die Prozedur zu dem Schritt S16 weiter, ohne daß die Prozedur an dem Schritt S15 ausgeführt wird.
An dem Schritt S15 wird das Signal dt mit dem Datenwert ”1” an den Testplangenerator 11 und die erste Schaltstufe 5 zugeführt, und das Signal ”Mode” mit dem Datenwert ”10” wird an den Testplangenerator 11 geliefert. Zusätzlich führt der externe Tester eine solche Prozedur aus, daß kein Datenwert an den externen Eingang DPI angelegt wird oder daß das Testmuster DTP des Datenanschlusses und/oder das Maskenmuster SPC des Hilfspfades an den externen Eingang DPI angelegt werden, und dann wird ein Takt für den VLSIC1 um 1 weitergeschaltet. An dem Schritt S15 können ferner ein Statussignalausgang von dem Datenpfad 2 und/oder ein Signalausgang von dem externen Ausgang DPO beobachtet werden. Dann geht die Prozedur zu dem Schritt S16 weiter.
An dem Schritt S16 wird entschieden, ob die Betriebsweise in der Ableitungsphase ausgeführt wird. Wenn mit ”JA” entschieden wird, daß die Betriebsweise in der Ableitungsphase ausgeführt wird, wird eine Prozedur des Schrittes S17 ausgeführt. Wenn bei dem Schritt S16 mit ”NEIN” entschieden wird, daß die Ableitungsphase nicht ausgeführt wird, wird der gegenwärtige Signalfluß beendet.
An dem Schritt S17 wird das Signal dt mit dem Datenwert ”11” an den Testplangenerator 11 und die erste Schaltstufe 5 angelegt, und das Signal ”Mode” mit dem Datenwert ”11” wird an den Testplangenerator 11 zugeführt. Zusätzlich arbeitet der externe Tester derart, daß keine Daten an den externen Eingang DPI angelegt werden oder daß Maskendaten SPC des Hilfspfades an den externen Eingang DPI angelegt werden, und dann wird der Takt für den VLSIC1 um ein 1 weitergeschaltet An dem Schritt S17 wird ferner ein Statussignalausgang von dem Datenpfad 2 und/oder ein Signalausgang von dem externen Ausgang DPI) beobachtet. Dann geht die Prozedur zu dem Schritt S16 zurück.
21 ist ein Flußdiagramm, das ein Beispiel für eine Arbeitsweise zeigt, die in dem Testplangenerator 11 durchgeführt werden soll. Der Arbeitsablauf des Testplangenerators 11 wird nun in größerem Detail unter Bezugnahme auf 21 beschrieben. Jeder Verarbeitungsschritt in 21 wird in dem Testplangenerator 11 ausgeführt, wenn es nicht speziell angegeben ist.
In 21 wird an dem Schritt S21 entschieden, ob das Signal dt mit dem Datenwert ”1” eingegeben wird, Wenn das Signal dt mit dem Datenwert ”1” nicht eingegeben wird (NEIN), wird ein Kontrollvektor zum Abschalten der DTF-Elemente in dem Datenpfad 2 erzeugt und an den Datenpfad 2 an dem Schritt S22 zugeführt, Dann kehrt die Prozedur zu dem Schritt S21 zurück. Wenn es erwünscht ist, daß an dem Schritt S21 das Signal dt mit dem Datenwert ”1” eingegeben wird (JA), geht die Prozedur zu dem Schritt S23 weiter.
An dem Schritt S23 wird entschieden, ob das Signal ”Mode” mit dem Datenwert ”00” eingegeben wird. Wenn das Signal ”Mode” mit dem Datenwert ”00” eingegeben wird (JA), geht die Prozedur zu dem Schritt S24 weiter, und ein Ladekontrollsignal wird erzeugt, um die Daten (TMNO, CTP), die an den externen Eingang DPI angelegt werden, zeitweilig in dem Modul-ID-Register TMR bzw. dem Testmusterregister TPR gespeichert werden. So wird die Modulnummer TMNO in dem Modul-ID-Register TMR und das Testmuster CTP des Kontrollanschlusses für den Modul in dem Testmusterregister TPR gespeichert. Dann kehrt die Prozedur zu dem Schritt S21 zurück.
Wenn entschieden wird, das an dem Schritt S23 das Signal ”Mode” mit dem Datenwert ”00” nicht eingegeben wird (NEIN), geht die Prozedur zu dem Schritt S25 weiter, und es wird entschieden, ob das Signal ”Mode” mit dem Datenwert ”01” eingegeben wird, Wenn das Signal ”Mode” mit dem Datenwert ”01” eingegeben wird (JA), geht die Prozedur zu dem Schritt S26 weiter, und die Modulzahl TMNO, die in dem Modul-ID-Register TMR gespeichert ist, wird ausgelesen, und ein Kontrollvektor TP_J der Anlieferungsphase des Testplanes für den Modul wird erzeugt und an den Datenpfad 2 zugeführt. Dann kehrt die Prozedur zu dem Schritt S21 zurück. Wenn in dem Schritt S25 entschieden wird, daß das Signal ”Mode” mit einem Datenwert ”01” nichteingegeben wird (NEIN), geht die Prozedur zu dem Schritt S27 weiter.
An dem Schritt S27 wird entschieden, ob das Signal ”Mode” mit dem Datenwert ”10” eingegeben wird. Wenn das Signal ”Mode” mit dem Datenwert ”10” eingegeben wird (JA), geht die Prozedur zu dem Schnitt S28 weiter, und ein Kontrollvektor TP_T der Testphase des Testplanes für den Modul wird erzeugt und an den Datenpfad 2 zugeführt. Alternativ werden der Kontrollvektor TP_T und das Testmuster CTP, das in dem Testmusterregister TPR gespeichert ist, ausgelesen und an den Datenpfad 2 zugeführt, Dann kehrt die Prozedur zu dem Schritt S21 zurück. Wenn an dem Schritt S27 entschieden wird, daß das Signal ”Mode” mit dem Datenwert ”10” nicht eingegeben wird (NEIN), geht die Prozedur zu dem Schnitt S29 weiter.
An dem Schritt S29 wird ein Kontrollvektor TPP der Ableitungsphase des Testplanes für den Modul erzeugt und an den Datenpfad 2 zugeführt. Dann kehrt die Prozedur zu dem Schritt S21 zurück.
Der Hardwareaufwand (overhead?) eines Datenpfades mit einer hohen Testfähigkeit und der eines Datenpfades mit einer festgelegten Kontrolltestfähigkeit, wie in 1 gezeigt ist, wurden miteinander unter Bezugnahme auf einen Platzbedarf in dem Testplangenerator verglichen. Ein logisches Synthesewerkzeug, das für das Experiment verwendet wurde, ist AutoLogic II (MentorGraphics), und eine Bibliothek (library), die für die logische Synthese verwendet wurde, ist eine Musterbibliothek von MentorGraphics. Ferner wurde eine RT-Niveau-Bewegungsschaltung (benchmark circuit) für das Experiment benutzt, die einen Jaumann-Wellenfilter 4. Ordnung (JWF) und einen Gitterwellenfilter 3. Ordnung (LWF) umfaßt. Als Resultat des Vergleiches wurden Wert für JWF von 800,1 und für LWF von 208.3 für den Datenpfad mit hoher Testfähigkeit erhalten, während Werte für JWF von 789.4 und für LWF von 134.1 für den Datenpfad mit festgelegter Kontrolltestfähigkeit erhalten, Diese Daten wurden erhalten, indem eine Bibliotheks-Zellenfläche in die Zahl von Gateschaltungen konver-tiert wurde.
Die integrierte Schaltung nach dem nicht beanspruchten Ausführungsbeispiel umfaßt somit den Testcontroller 4 mit dem Testplangenerator 11 zur Erzeugung des Testplanes des Datenpfades 2, und der Datenpfad 2 wird mit einer festgelegten Kontrolltestfähigkeit ausgebildet. Folglich ist es ausreichend, daß die Zahl der Kontrollvektoren bei der Erzeugung des Testplanes für den Datenpfad 2 während des Testbetriebs gleich drei ist. Daher ist es möglich, den Testplangenerator 11 durch eine kombinatorische Schaltung zu bilden und die Ausführungszeit für den Test zu verkürzen. Zusätzlich ist es möglich, einen Testplan mit einer normalen Betriebsgeschwindigkeit der Schaltung zu erzeugen, so daß ein Test mit der tatsächlichen Arbeitsgeschwindigkeit durchgeführt werden kann.
Beanspruchtes Ausführungsbeispiel
Während der Datenpfad 2 so ausgebildet ist, daß er eine festgelegte Kontrolltestfähigkeit hat, bei der die Zahl der Kontrollvektoren in dem Testplan für den Datenpfad in dem nicht beanspruchten Ausführungsbeispiel gleich drei sein kann, kann der Datenpfad so ausgebildet werden, daß er eine einzige Kontrolltestfähigkeit hat, in der die Zahl der Kontrollvektoren in dem Testplan für den Datenpfad gleich eins ist, und das ist das beanspruchte Ausführungsbeispiel der Erfindung.
22 ist ein schematisches Blockdiagramm, welches ein Beispiel für eine integrierte Schaltung (IC) nach dem beanspruchte Ausführungsbeispiel der Erfindung zeigt. In 22 ist ein VLSIC als Beispiel für eine integrierte Schaltung genommen, und die gleichen Abschnitte wie die in 1 haben die gleichen Bezugszahlen, wobei eine Beschreibung dieser Elemente sich erübrigt.
In 22 umfaßt ein VLSIC21 einen Datenpfad 22 zur Durchführung einer Verarbeitungsoperation, beispielsweise einer Datenoperation, einen Controller 23 zum Steuern des Datenpfades 23, einen Testcontroller 24 zum Steuern des Tests des Datenpfades 22, wenn der Datenpfad 22 getestet wird, eine erste Schaltstufe 5, eine zweite Schaltstufe 6 und eine Ausgangssschaltstufe 7. Auch in dem beanspruchten Ausführungsbeispiel ist der Controller 23 durch einen bekannten Controller in derselben Weise wie der Controller 3 in 1 verwirklicht, wobei die Beschreibung zur Vereinfachung weggelassen wird.
Der Testcontroller 24 besteht aus einem Testplangenerator 31 zur Erzeugung eines Testplanes für den Datenpfad 22 und einem Modul-ID-Register TMR. Der Testplangenerator 31 wird mit einem Signal dt von außen her und einem Testmuster CTP von einem Kontrollport für den Testmodul durch einen externen Eingang PI während eines Testbetriebs beliefert. Ferner wird der Betrieb des Modul-ID-Registers TMR in Antwort auf ein Kontrollsignal SR gesteuert, welches durch den externen Eingang PI zugeführt wird.
Der Testplangenerator 31 ist ferner mit einem der Eingangsports der ersten Schaltstufe 5 verbunden, und der Ausgang der ersten Schaltstufe 5 ist mit dem Kontrolleingang des Datenpfades 22 verbunden, so daß der Testplan, der von dem Testplangenerator 31 während des Testbetriebs erhalten wird, jedem Modul des Datenpfades 22 durch die erste Schaltstufe 5 eingegeben wird Die erste Schaltstufe 5 verbindet selektiv den Testplangenerator 31 bzw. den Controller 3 mit dem Kontrolleingangsabschnitt des Datenpfades 22 in Antwort auf das Signal dt. Das Modul-ID-Register TMR ist mit dem externen Eingang DPI und ferner mit dem Testplangenerator 31 verbunden.
Der Testplangenerator 31 ist ferner mit einem anderen Kontrolleingang des Datenpfades 22 verbunden, um ein Unterdrückungs-Kontrollsignal zuzuführen, um keinen Einfluß auf den Betrieb des Datenpfades 22 während des Normalbetriebs auf ein DFT-Element zuzulassen, das auf dem Datenpfad 22 vorgesehen ist.
Der Datenpfad 22 hat eine einzige Kontrolltestfähigkeit, bei der ein Anlieferungspfad und cm Ableitungspfad, die keine gemeinsamen Abschnitte haben, für jeden Modul, der einbezogen werden soll, vorhanden sind. Der Datenpfad 22 hat einen Testplan, der von einem einzigen Kontrollvektor gebildet wird, und der Testvektor kann an den Datenpfad mit einem kontinuierlichen Systemtakt angelegt werden.
23 ist ein Blockdiagramm, welches ein Beispiel für den Datenpfad 22 zeigt. Wie in 23 gezeigt ist, umfaßt der Datenpfad 22 Multiplexer MUX11 und MUX12, Register Reg11 und Reg12, die eine Lade-Halte-Funktion haben, und Operationsmodule M11 und M12. Ein Modul, der während des Testbetriebs getestet werden soll, besteht aus einer kombinatorischen Schaltung. In 23 sind die Multiplexer MUX11 und MUX12 und die Operationsmodule M11 und M12 Module, die einem Test unterworfen werden sollen.
Ein externer Eingang, der mit einem der Eingänge des Multiplexers MUX11 verbunden ist, ist als DPI11 dargestellt, und ein externer Eingang, der mit einem der Eingänge des Multiplexers MUX12 verbunden ist, ist als DPI12 dargestellt. Ein externer Ausgang, der mit dem Ausgang des Operationsmoduls M11 verbunden ist, ist als DPO11 dargestellt, und ein externer Ausgang, der mit dem Ausgang des Operationsmoduls M12 verbunden ist, ist als DP012 dargestellt. Jeder der Operationsmodulen M11 und M12 hat ein Maskenelement MASK, welches an einem der Eingangsabschnitte desselben hinzugefügt ist, so daß sie eine Übertragungsfunktion haben. Die externen Eingänge DPI11 und DPI12 bilden einen externen Eingang DPI, und die externen Ausgänge DP011 und DP012 bilden einen externen Ausgang DPO.
Die 24 und 25 zeigen Beispiele eines Zuführungspfades und eines Ableitungspfades in dem Datenpfad 22, der in 23 gezeigt ist. 24 zeigt den Fall, in dem ein Modul zum Testen der Multiplexer MUX11 ist, und 25 zeigt den Fall, in dem der Modul für den Test der Operationsmodul M11 ist. In den 24 und 25 wird ein Kontrollvektor TP_M an den Kontrolleingang von jedem Modul angelegt, so daß ein Pfad, der durch eine strichpunktierte Linie dargestellt ist, den Zuführungspfad und ein Pfad, der durch eine gestrichelte Linie dargestellt ist, den Ableitungspfad darstellt.
Die 26A–26C zeigen ein Beispiel einer Testplanerzeugung für einen gewünschten Modul in dem Datenpfad 22, der in 23 gezeigt ist. 26A ist ein schematisches Diagramm, welches den Eingangs-/Ausgangs-Zustand der Daten während des Testbetriebs für einen gewünschten Model M des Datenpfades 22 zeigt, und 26B ist ein Diagramm, welches eine Testvektorsequenz für den in 26A gezeigten Modul darstellt. 26c zeigt einen Testplan für den Modul M, der in den 26A und 26B gezeigt ist. Für die Beschreibung wird angenommen, daß ein externer Tester (nicht gezeigt) mit dem VLSIC21 während des Testbetriebs für den Datenpfad 22 verbunden ist, 27 ist ein Flußdiagramm, das ein Beispiel für den Betrieb eines externen Testers während des Testbetriebes für den Datenpfad zeigt. Jede Verarbeitungsoperation in 27 wird durch den externen Tester durchgeführt. wenn es nicht speziell dargestellt ist.
In 27 wird bei dem Schnitt S31 ein Signal dt mit dem Datenwert ”1” an den Testplangenerator 31 und die erste Schaltstufe 5 zugeführt, und ein Kontrollsignal SR mit dem Datenwert ”1” zum Laden von Daten wird an das Modul-ID-Register TMR durch den externen Eingang PI angelegt. Ferner wird eine Modulzahl TMNO erzeugt und an den externen Eingang DPI angelegt, und der Takt des VLSIC31 wird um eins weitergeschaltet. So wird die Modulzahl TMNO in dem Modul-ID-Register TMR gespeichert.
Als nächstes wird in dem Schritt S32 entschieden, ob ein Betrieb in einer Testphase durchgeführt wird. Wenn der Betrieb in der Testphase durchgeführt wird (JA), geht die Prozedur zu dem Schritt S33 weiter. Wenn an dem Schritt S32 entschieden wird, daß der Betrieb in der Testphase nicht ausgeführt wird (NEIN), geht die Prozedur zu dem Schritt S34 weiter.
In dem Schritt S33 wird das Signal dt mit dem Datenwert ”1” an den Testplangenerator 31 und die erste Schaltstufe 5 angelegt, und das Kontrollsignal SR mit dem Datenwert ”0” wird an das Modul-ID-Register TMR durch den externen Eingang PI angelegt. Ferner wird ein Testmuster CTP das als Testvektor für den Kontrollport des Moduls des Datenpfades 22 dient, erzeugt und an den externen Eingang PI angelegt. Ein Testmuster DTP für den Datenport des Moduls wird erzeugt und an den externen Eingang DPI angelegt. So wird der Takt für den VLSIC31 um eins weitergeschaltet. Wenn der Datenpfad 22 eine Vielzahl externer Eingänge DPI umfaßt, wird ein Testmuster an den externen Eingang DPI, der mit dem Modul verbunden ist, angelegt, und Daten, die an einen anderen externen Eingang DPI angelegt werden, sind undefiniert. So wild das Testmuster CTP von dem Testplangenerator 31 an den Kontrolleingang des Datenpfades 22 zugeführt, und das Testmuster DTP wird an den Datenpfad 22 durch den externen Eingang DPI zugeführt, An dem Schritt 33 kann ferner ein Statussignalausgang von dem Datenpfad 22 und/oder ein Signalausgang von dem externen Ausgang DPO beobachtet werden. Wenn die Prozedur von Schritt 33 beendet ist, kehrt die Prozedur zu dem Schnitt S32 zurück.
Wenn andererseits an dem Schritt S34 das Signal dt mit einem Datenwert ”1” an den Testplangenerator 31 und die erste Schaltstufe 5 zugeführt wird, wird das Kontrollsignal SR mit dem Datenwert ”0” an das Modul-ID-Register TMR durch den externen Eingang PI zugeführt. Ferner wird das Testmuster DTP des Datenanschlusses des Moduls an den externen Eingang DPI zugeführt, und der Takt des VLSIC31 wird um eins weitergeschaltet. Der Statussignalausgang von dem Datenpfad 22 und/oder der Signalausgang von dem externen Ausgang DPO kann ebenfalls an dem Schritt S34 beobachtet werden.
An dem Schnitt S35 wird entschieden, ob die Testmusterbeaufschlagung an den Datenport und den Kontrollport des Moduls beendet ist, und die Beobachtung eines Ausgangs-Antwortsignales wird beendet. Wenn die Testmusterbeaufschlagung beendet ist, und wenn die Beobachtung des Ausgangs-Antwortsignales beendet ist (JA), wird der vorliegende Signalfluß beendet. Wenn die Testmusterbeaufschlagung beendet ist und/oder die Beobachtung des Ausgangs-Antwortsignales nicht beendet ist (NEIN) in Schnitt S25, kehrt die Prozedur zu dem Schritt 32 zurück.
28 ist ein Flußdiagramm, das ein Beispiel für den Betrieb des Testplangenerators 31 zeigt. Der Betriebsablauf des Testplangenerators 31 wird in größerem Detail unter Bezugnahme auf 28 beschrieben. Jede Verarbeitungsoperation von 28 wird von dem Testplangenerator 31 ausgeführt, wenn dies nicht im einzelnen beschrieben ist.
In 28 wird an dem Schnitt S41 entschieden, ob das Signal dt mit dem Datenwert ”1” eingegeben wird. Wenn das Signal dt mit dem Datenwert ”1” nicht eingegeben wird (NEIN bei Schritt S41), geht die Prozedur zu dem Schritt S42 weiter, und ein Kontrollvektor zur Abschaltung des DTF-Elementes in dem Datenpfad 22 wird erzeugt und an den Datenpfad 22 zugeführt, und die Prozedur kehrt zu dem Schritt S41 zurück.
Wenn das Signal dt mit dem Datenwert ”1” eingegeben werden soll (JA bei Schnitt S41), geht die Prozedur zu dem Schritt S43 weiter. Bei dem Schritt S43 wird ein Kontrollvektor TP_M für den Modul erzeugt und an den Datenpfad 22 zugeführt. Eine Zeitsequenz des Testvektors für den Kontrollport des Moduls wird an den Datenpfad 22 übertragen, an den der Testvektor durch den externen Eingang PI zugeführt worden ist. Die Prozedur kehrt zu dem Schritt S41 zurück.
In den 22 bis 28 wurde ein externer Tester zum Testen des VLSIC verwendet, und das Testmuster, welches als Testvektor wirkt, wird von einem externen Tester an den Kontrollport und den Datenport in dem Modul des Datenpfades zugeführt. Das Testmuster kann jedoch auch in dem VLSIC erzeugt werden, um einen VLSIC zu verwirklichen, der einen eingebauten Selbsttest durchführen kann.
29 ist ein schematisches Blockdiagramm, welches ein anderes Ausführungsbeispiel für den VLSIC nach dem beanspruchten Ausführungsbeispiel der Erfindung zeigt. In 29 haben die gleichen Abschnitte wie die in 22 die gleichen Bezugszahlen, und nun die Unterschiede zu 22 werden beschrieben.
Die Unterschiede zwischen 29 und 22 bestehen darin, daß in dem VLSIC41 ein Testvektorgenerator 45 zur Erzeugung eines Testvektors für den Datenport in dem Modul und Antwortsignal-Speichereinheiten 36 und 37 zum Speichern der Antwortsignale des Datenpfades auf den eingegebenen Testvektor in einem Datenpfad 42 vorgesehen sind. Ein Testvektorgenerator 38 zur Erzeugung eines Testvektors für den Kontrollport des Moduls ist in einem Testcontroller 44 vorgesehen.
In 29 umfaßt der VLSIC41 den Datenpfad 42 zur Durchführung einer Verarbeitung, beispielsweise einer Datenverarbeitung, den Controller 23 zum Steuern des Datenpfades 42 und den Testcontroller 44 zum Steuern des Testbetriebes für den Datenpfad 42, wenn der Datenpfad 42 getestet wird. Der VLSCI 41 umfaßt ferner die erste Schaltstufe 5, die zweite Schaltstufe 5 und die Ausgangsschaltstufe 7.
Der Datenpfad 42 umfaßt den Testvektorgenerator 35 und die Antwortsignal-Speichereinheiten 36 und 37. Der Betrieb des Testvektorgenerators 35 und der Speichersignal-Steuereinheiten 36 und 37 wird auf der Basis eines Kontrollvektors gesteuert, der von dem Testplangenerator 35 zugeführt wird, und sie werden so gesteuert, daß der Dateneingang durch den externen Eingang DPI an den Datenpfad 42 unter der Bedingung geliefert wird, daß die Einheiten 35, 36 und 37 nicht während eines Normalbetriebs betrieben werden. Der Testvektorgenerator 35 erzeugt einen Testvektor, der an den Datenport des Moduls zugeführt werden soll, wenn der Datenpfad 42 getestet wird. Sodann speichern die Antwortsignal-Speichereinheiten 36 und 37 ein Antwort-Ausgangssignal von dem Modul, wenn der Datenpfad 42 getestet wird.
Der Testcontroller 44 umfaßt den Testplangenerator 31, das Modul-ID-Register TMR und den Testvektorgenerator 38. Der Testvoktorgenerator 38 ist mit dem Testplangenerator 31 verbunden, und dessen Betrieb wird entsprechend einem Kontrollsignal gesteuert, welches durch den externen Eingang PI angelegt wird. Die Testvektorgeneratoren 35, 38 erzeugen den Testvektor unter Verwendung einer Zufallszahl. Bei solch einer Anordnung wird nun der Betrieb eines externen Testers (nicht gezeigt) beschrieben, der mit dem VLSIC41 während des Testbetriebs für den Datenpfad 42 verbunden ist.
30 ist ein Flußdiagramm, das ein Beispiel für den Betrieb des externen Testen während des Testbetriebs zeigt. Jede Verarbeitung in 30 wird durch den externen Tester durchgeführt, wenn es nicht speziell beschrieben ist.
In 30 wird an dem Schritt S51 wie in dem Schritt S31 von 27 die Modulzahl TMNO des Modul-ID-Registers TMR gespeichert, An dem Schritt S52 wird als nächstes das Kontrollsignal SR auf ”0” gesetzt, und ein Takt von dem VLSIC41 wird um eins weitergeschaltet. Danach wird an dem Schritt S53 entschieden, ob die Beaufschlagung mit dem Testmuster beendet wird. Wenn bei dem Schritt S53 die Entscheidung JA ist, geht die Prozedur zu dem Schritt S54 weiter, und der Wert eines Ausgangs-Antwortsignal-Analysators wird beobachtet. und der Signalfluß wird beendet. Wenn die Beaufschlagung des Testmusters nicht beendet wird (NEIN bei dem Schritt S53), kehrt die Prozedur zu dem Schritt S52 zurück.
Da das Flußdiagramm, welches ein Beispiel für den Betrieb des Testplangenerators 31 zeigt, die gleiche ist wie die, die in 28 gezeigt ist, mit der Ausnahme, daß das Testmuster für den Modul nicht von außen eingegeben wird, sondern von dem Testvektorgenerator 38 erzeugt wird, um an den Testplanigenerator 31 angelegt zu werden, wird die Beschreibung hiervon weggelassen. Auf diese Weise kann ein VLSIC, der für BIST (eingebauter Selbsttest = built-in self test) dadurch ausgebildet werden, daß der Datenpfad mit einer einzigen Kontrolltestfähigkeit ausgebildet wird. Obwohl der Testplangenerator 31 eine kombinatorische Schaltung ist, ist in diesem Fall die Schaltungsanordnung zur Erzeugung eines Testplanes einschließlich des Testvektorgenerators 38 in Form einer sequentiellen Schaltung aufgebaut. Die integrierte Schaltung nach dem beanspruchten Ausfürungsbeispiel ist somit derart ausgebildet, daß der Datenpfad mit einer einzigen Kontrolltestfähigkeit ausgestattet ist. Folglich kann die Zahl der Kontrollvektoren TP_M, die von dem Testplangenerator 31 erzeugt werden, auf eins gesetzt werden, wenn der Datenpfad getestet werden soll, und das Testmuster kann mit einem kontinuierlichen Systemtakt an den Datenport und den Kontrollport des Moduls angelegt werden Folglich können die gleichen Effekte wie die in dem nicht beanspruchten Ausführungsbeispiel erhalten werden, und ein Test auf Verzögerungsfehler in dem Datenpfad kann durchgeführt werden. Zusätzlich ist es möglich, einen VLSIC auszubilden, der einen Test unter Verwendung eines externen Testers durchführen kann. Ferner ist es möglich, auf einfache Weise einen VLSIC zu verwirklichen, der sich für BIST eignet.
Aus der vorhergehenden Beschreibung geht hervor, daß nach einem Aspekt der Erfindung der Datenpfadabschnitt in der integrierten Schalung so ausgebildet ist, daß er eine festgelegte Kontrolltestfähigkeit hat, so daß eine Kontrollvektorsequenz, die jede Phase eines Testplanes für jedes kombinatorische Schaltungselement darstellt, aus einem Kontrollvektor gebildet werden kann, und ein Testcontrollerabschnitt zur Erzeugung des Testplanes für den Datenpfadabschnitt ist vorgesehen. Folglich ist es ausreichend, daß der Testplan für den Datenpfadabschnitt eine vorgegebene Zahl von Kontrollvektoren während des Testbetriebes des Datenpfadabschnittes hat, und der Testplan kann als eine Zeitserie des Kontrollsignales an den Kontrolleingang des Datenpfadabschnittes zugeführt werden, und die Zeitdauer für die Testdurchführung kann verkürzt werden. Ferner ist es möglich, den Testplan bei einer normalen Betriebsgeschwindigkeit der Schaltung zu erzeugen, so daß der Test mit der tatsächlichen Betriebsgeschwindigkeit durchgeführt werden kann.
Insbesondere kann der Testplan für den Datenpfadabschnitt aus drei Phasen während des Testbetriebs des Datenpfadabschnittes aufgebaut sein. Folglich kann die Zahl der Kontrollvektoren bei dem Testplan für den Datenpfadabschnitt während des Testbetriebes auf drei gesetzt werden. Somit kann der Testcontrollerabschnitt aus einer kombinatorischen Schaltung gebildet werden, und die Testausführungszeit kann abgekürzt werden. Zusätzlich ist es möglich, den Testplan mit der normalen Betriebsgeschwindigkeit der Schaltung zu erzeugen, so das der Test bei der tatsächlichen Betriebsgeschwindigkeit ausgeführt werden kann.
Insbesondere ist der Testcontrollerabschnitt aus dem ersten Datenspeicherabschnitt (TMR) zum Speichern der Daten, die ein kombinatorisches Schaltungselement zur Durchführung eines Testes anzeigen, einem zweiten Speicherabschnitt (TPR) zum Speichern eines Testvektors für das kombinatorische Schaltungselement, um den Test durchzuführen, und einer Testplangeneratorabschnitt aufgebaut, um einen Testplan auf der Basis der in dem ersten und dem zweiten Speicherabschnitt respektive gespeicherten Daten zu erzeugen. Folglich kann der Testcontrollerabschnitt mit einer einfachen Schaltungsstruktur ausgebildet werden, und eine Vergrößerung des Hardwareaufwandes kann reduziert werden.
Nach einem anderen Aspekt der Erfindung wird der Datenpfadabschnitt in der integrierten Schaltung so ausgebildet, daß er eine einzige Kontrolltestfähigkeit bat, so daß die Kontrollvektorsequenz eines Testplanes für jedes kombinatorische Schaltungselement durch einen Kontrollvektor gebildet ist, und ein Testcontrollerabschnitt zur Erzeugung des Testplanes für den Datenpfadabschnitt wird bereitgestellt. Folglich ist es möglich, einen Kontrollvektor in dem Testplan für den Datenpfadabschnitt während des Testbetriebs des Datenpfadabschnittes zu verwenden, und die Testdurchführungszeit kann verkürzt werden. Zusätzlich ist es möglich, den Testplan mit der normalen Betriebsgeschwindigkeit der Schaltung zu erzeugen, so das der Test bei der tatsächlichen Betriebsgeschwindigkeit durchgeführt werden kann. Ferner ist es möglich, einen VLSIC auszubilden, an dem ein Test unter Verwendung eines externen Testers durchgeführt werden kann, und ferner ist es auf einfache Weise möglich, einen VLSIC zu bilden, der sich für BIST eignet. Ferner ist es möglich, einen Verzögerungsfehler in dem Datenpfadabschnitt zu detektieren.
Insbesondere ist der Testcontrollerabschnitt aus einem ersten Datenspeicherabschnitt zum Speichern der Daten, die ein kombinatorisches Schaltungselement anzeigen, um einen Test durchzuführen, und einem Testplangeneratorahschnitt gebildet, um einen Testplan auf der Basis der Daten zu erzeugen, die in dem ersten Speicherabschnitt gespeichert sind, und einen Testvektor von außen zuzuführen. Folglich kann der Testcontrollerabschnitt mit einer einfachen Schaltungsstruktur aufgebaut werden, und der Hardwarebedarf kann reduziert werden.
Insbesondere besteht der Testcontrollerabschnitt aus einem ersten Datenspeicherabschnitt zum Durchführen eines Testes, einem ersten Testvektor-Generatorabschnitt zum Erzeugen eines Testvektors für das kombinatorische Schaltungselement, welches dem Test unterworfen wird, und einem Testplangeneratorabschnitt besteht, um einen Testplan auf der Basis der Daten zu erzeugen, die in dem ersten Speicherabschnitt gespeichert sind, und einen Testvektor durch den ersten Testvektor-Generatorabschnitt zu erzeugen. Folglich kann der Testcontrollerabschnitt mit einer einfachen Schaltungsstruktur aufgebaut werden, und der Hardwarebedarf kann reduziert werden. Ferner ist es möglich, auf einfache Weise einen VLSIC zu bilden, der sich für BIST eignet.
Ferner ist der Datanpfadabschnitt mit einem zweiten Testvektor-Generatorabschnitt ausgestattet, um einen Testvektor zu erzeugen, der an den Dateneingangsport eines kombinatorischen Schaltungselementes geliefert wird, das einem Test unterworfen wird. Folglich ist es möglich, einen VLSIC auf einfachere Weise zu bilden, der sich für BIST eignet.
Insbesondere ist der Datenpfadabschnitt dadurch gebildet, daß eine Übertragungsfunktion an das kombinatorische Schaltungselement hinzugefügt wird, welches keine Übertragungsfunktion zwischen einem Eingangs- und einem Ausgangsabschnitt aufweist, oder das ein kombinatorisches Schaltungselement hinzugefügt wird, welches die Übertragungsfunktion ausführt. Folglich ist es möglich, einen Datenpfad auszubilden, der eine festgelegte Kontrolltestfähigkeit oder eine einzige Kontrolltestfähigkeit hat.
Gemäß dem erfindungsgemäßen Verfahren zum Entwerfen eines ICs wild eine Ubertragungsfunktion an ein kombinatorisches Schaltungselement hinzugefügt, das keine Übertragungsfunktion zwischen den Eingangs- und Ausgangsports hat, die den Datenpfadabschnitt bilden, oder ein kombinatorisches Schaltungselement, welches die Übertragungsfunktion durchführt, wird so hinzugefügt, daß eine Kontrollvektorsequenz, die jede Phase eines Testplanes für jedes kombinatorische Schaltungselement darstellt durch einen einzigen Kontrollvektor verwirklicht ist. Folglich ist es möglich, einen Datenpfad mit einer festgelegten Kontrolltestfähigkeit zu bilden. Daher ist es möglich, eine Integrierte Schaltung mit einer solchen Struktur auszubilden, daß der Testplan für den Datenpfadabschnitt eine vorgegebene Zahl von Kontrollvektoren während des Testbetriebes des Datenpfadabschnittes haben kann. Der Testplan kann als Zeitserie von Kontrollsignalen an den Kontrolleingang des Datenpfadabschnittes zugeführt werden. Die Testdurchführungszeit kann verkürzt werden, und ferner kann der Testplan mit der normalen Betriebsgeschwindigkeit der Schaltung erzeugt werden, so daß der Test bei der tatsächlichen Betriebsgeschwindigkeit durchgeführt werden kann.

Claims

Integrierte Schaltung mit einem Design zur Testfähigkeit, umfassend: einen Datenpfadabschnitt (22) zur Durchführung einer Datenverarbeitung, der eine Vielzahl von kombinatorischen Schaltungselementen umfasst, denen jeweils ein Testplan (TPJ, TPT, TPP) zugeordnet ist, der durch eine Kontrollvektorsequenz für einen Testbetrieb gebildet ist; einen Controllerabschnitt (23), der ein Kontrollsignal (ctr1) zum Steuern des Datenflusses des Datenpfadabschnittes in einem Normalbetrieb erzeugt; einen Testcontrollerabschnitt (24, 44), der einen Testplan erzeugt, der dem Datenpfadabschnitt zum Testen von jedem der kombinatorischen Schaltungselemente des Datenpfadabschnittes zugeführt wird, wenn der Testbetrieb ausgeführt wird; und eine Schaltstufe (5) zum Umschalten eines Signales, welches dem Datenpfadabschnitt (22) zugeführt werden soll, zwischen dem Kontrollsignal, welches von dem Controllerabschnitt (23) erzeugt wird, und dem Testplan, der von dem Testcontrollerabschnitt (24, 44) erzeugt wird, wobei die Kontrollvektorsequenz, die den Testplan darstellt, aus einem einzigen Kontrollvektor besteht, und wobei der Testcontrollerabschnitt (24, 44) einen Datenspeicherabschnitt (TMR) sowie einen Testplangeneratorabschnitt (31) umfasst, wobei der Datenspeicherabschnitt (TMR) externe Eingabedaten (TMNO) speichert, die das kombinatorische Schaltungselement identifizieren, das in dem Datenpfadabschnitt getestet werden soll, und wobei der Testplangeneratorabschnitt (31) aus einer kombinatorischen Schaltung gebildet ist und einen extern eingegebenen Testvektor (CTP) weiterleitet, der an das kombinatorische Schaltungselement in dem Datenpfadabschnitt angelegt werden soll, das auf der Basis der Eingabedaten (TMNO), die in dem Datenspeicherabschnitt (TMR) gespeichert sind, identifiziert wird, und den Testplan des Kontrollvektors, der an den Datenpfadabschnitt zugeführt werden soll, erzeugt, um einen Pfad, der einen externen Eingang (DPI) mit einem Dateneingangsport verbindet, und einen Pfad aufzubauen, der einen Datenausgangsport mit dem externen Ausgang (DPO) verbindet.
integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Testcontrollerabschnitt (44) umfasst: einen Datenspeicherabschnitt (TMR) zum Speichern externer Eingabedaten (TMNO), die das kombinatorische Schaltungselement identifizieren, welches in dem Datenpfadabschnitt getestet werden soll; einen ersten Testvektor-Generatorabschnitt (38) zur Erzeugung eines Testvektors (CTP), der an einen Kontrollport des kombinatorischen Schaltungselementes angelegt werden soll, das in dem Datenpfadabschnitt getestet werden soll; und einen Testplan-Generatorabschnitt (31) aus einer kombinatorischen Schaltung, der den Testvektor (CTP), der in dem ersten Testvektor-Generatorabschnitt (38) erzeugt worden ist, an das kombinatorische Schaltungselement in dem Datenpfadabschnitt anlegt, welches auf der Basis der Eingabedaten (TMNO), die in dem Datenspeicherabschnitt (TMR) gespeichert sind, identifiziert wird, und der den Testplan des Kontrollvektors erzeugt, der an den Datenpfadabschnitt angelegt werden soll, um einen Pfad, der einen externen Eingang (DPI) mit einem Dateneingangsport verbindet, und einen weiteren Pfad zu bilden, der einen Datenausgangsport mit einem externen Ausgang (DPO) verbindet.
Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass der Datenpfadabschnitt (42) einen zweiten Testvektor-Generatorabschnitt (35) umfasst, um einen zweiten Testvektor zu erzeugen, der an den Dateneingangsport des kombinatorischen Schaltungselementes angelegt werden soll, das getestet werden soll.
integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jedes kombinatorische Schaltungselement in dem Datenpfadabschnitt mit einer Übertragungsfunktion dadurch versehen ist, dass ein eine Übertragungsfunktion implementierendes Element hinzugefügt wird, wenn das kombinatorische Schaltungselement keine Übertragungsfunktion zwischen den Eingangs- und Ausgangsports desselben hat.
Verfahren zum Testen einer integrierten Schaltung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch die Schritte: Zuordnen jeweils eines Testplanes (TPJ, TPT, TPP) zu jedem der kombinatorischen Schaltungselemente des Datenpfadabschnittes (22) für einen Testbetrieb, wobei jeder Testplan durch eine Kontrollvektorsequenz gebildet wird; und Erzeugen eines Testplanes, der an den Datenpfadabschnitt zugeführt werden soll, um jedes der kombinatorischen Schaltungselemente des Datenpfadabschnittes zu testen; und ein Zur-Verfügung-Stellen einer Übertragungsfunktion für jedes kombinatorische Schaltungselement in dem Datenpfadabschnitt, indem ein Element, welches die Übertragungsfunktion implementiert, hinzugefügt wird, wenn das kombinatorische Schaltungselement keine Übertragungsfunktion zwischen seinen Eingangs- und Ausgangsports hat; und wobei die Kontrollvektorsequenz, die den Testplan darstellt, aus einem einzigen Kontrollvektor besteht.