DE10050707C2 - Verfahren zum Betreiben eines TAP-Controllers und entsprechender TAP-Controller - Google Patents
Verfahren zum Betreiben eines TAP-Controllers und entsprechender TAP-ControllerInfo
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
Description
AST Ausgangssteuersignal
A Ausgang
Etdi Eingang für Testdatensignal
Etck Eingang für Testtaktsignal
Etms Eingang für Testmodussignal
Etrst Eingang für Testrücksetzsignal
tdi Testdatensignal
tck Testtaktsignal
tms Testmodussignal
tms* invertieretes Testmodussignal
trst Testrücksetzsignal
Ptdi Pad für Testdatensignal
Ptck Pad für Testtaktsignal
Ptms Pad für Testmodussignal
Prst Pad für externes Rücksetzsignal
INV Inverter
OR ODER-Verknüpfungseinrichtung
reset_n externes Rücksetzsignal
RST Resetzustand
RT Testzustand
DR1-7 Datenregisterzustände
IR1-7 Instruktionsregisterzustände
Claims (5)
Bereitstellen eines externen logischen Rücksetzsignals (re set_n);
Bilden einer logischen ODER-Verknüpfung des externen logi schen Rücksetzsignals (reset_n) und des invertierten logi schen Testmodusauswahlsignals (tms) zum Erzeugen des logi schen Rücksetzsignals (trst); und
Anlegen des durch die logische ODER-Verknüpfung erzeugten lo gischen Rücksetzsignals (trst) an den zweiten Eingangsan schluß (Etrst).
einem ersten Eingangsanschluß (Etms) zum Eingeben eines logi schen Testmodusauswahlsignals (tms) und einem zweiten Ein gangsanschluß (Etrst) zum Eingeben eines logischen Rücksetz signals (trst); wobei der TAP-Controller derart gestaltet ist, daß er sich in einem Testmodus befindet, wenn das Test modusauswahlsignal (tms) einen ersten logischen Zustand ("0") hat, und er sich in keinem Testmodus befindet, wenn das Testmodusauswahlsignal (tms) einen zweiten logischen Zu stand ("1") hat, daß er durch einmaliges Anlegen des logi schen Rücksetzsignals (trst) mit dem ersten logischen Zustand ("0") asynchron von dem Testmodus in den Nicht-Testmodus rückgesetzt wird;
einem ersten Signalpad (Prst) zum Bereitstellen eines exter nen logischen Rücksetzsignals (reset_n);
einem zweiten Signalpad (Ptms) zum Bereitstellen des logi schen Testmodusauswahlsignals (tms);
einer Invertierungseinrichtung (INV), welche mit dem zweiten Signalpad (Ptms) verbunden ist, zum Invertieren des logischen Testmodusauswahlsignals (tms); und
einer logischen ODER-Verknüpfungseinrichtung (OR), welche mit dem ersten Signalpad (Prst) und dem Ausgang der Invertie rungseinrichtung (INV) verbunden ist, zum Bilden einer logi schen ODER-Verknüpfung des externen logischen Rücksetzsignals (reset_n) und des invertierten logischen Testmodusauswahlsignals (tms*) und zum Erzeugen des logischen Rücksetzsignals (trst);
wobei das durch die logische ODER-Verknüpfungeinrichtung (OR) erzeugte logische Rücksetzsignal (trst) an den zweiten Ein gangsanschluß (Etrst) angelegt ist.
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