DD290967A5 - Schaltungsanordnung zur ueberwachung der abarbeitung von unterprogrammen in rechnerarchitekturen - Google Patents
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Abstract
Die Erfindung betrifft eine Schaltungsanordnung zur UEberwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen und kommt vorzugsweise in Mikroprozessorsystemen zur Anwendung. Sie loest die Aufgabe, eine Schaltungsanordnung zur UEberwachung der Abarbeitung von Unterprogrammen zu entwickeln, die die Erkennung von Fehlern im Programmablauf, welche sich auf den Datenaustausch zwischen einer Verarbeitungseinheit und Kellerspeichern abbilden, mit geringem zusaetzlich noetigen Aufwand an Hardwarestrukturen gestattet. Die zum Einsatz kommende Rechnerarchitektur enthaelt mindestens eine Verarbeitungseinheit und einen Speicher. Ihre Komponenten sind ueber ein Bussystem aus Steuer-, Adresz- und Datenbus verbunden. An einem Ausgang der Schaltungsanordnung ist ein Signal zur Einleitung einer Fehlerbehandlung generiert. Erfindungsgemaesz sind der Adresz- und der Steuerbus auf zugehoerige Eingaenge eines Steuerdekoders gelegt, dessen Ausgaenge auf Modussteuereingaenge eines invers schaltbaren und eine Signatur &S! fuehrenden Signaturanalysators gelegt sind. Die Dateneingaenge des Signaturanalysators sind am Datenbus angeschlossen. Er ist mit i Ausgaengen versehen, welche die um einen Takt verschobene Signatur &A! &S! fuehren und wieder auf den Datenbus gelegt sind, sowie mit j Ausgaengen, die die Signatur &S! fuehren und mit den Eingaengen eines weiteren Dekoders verbunden sind. Der Ausgang dieses Dekoders ist mit einem Eingang einer Torschaltung verbunden, deren Ausgang den das Signal zur Einleitung einer Fehlerbehandlung fuehrenden Ausgang der Schaltungsanordnung darstellt. Fig. 1{Rechnerarchitektur; Mikroprozessorsystem; Verarbeitungseinheit; Kellerspeicher; Unterprogramm; Signaturanalysator, invers schaltbarer; Dekoder; Fehlerbehandlung}
Description
Hierzu 4 Seiten Zeichnungen
Die Erfindung betrifft eine Schaltungsanordnung zur Überwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen, wobei bei Feststellung eines fehlerhaften Programmablaufes eine Fehlerbehandlung eingeleitet wird, und kommt vorzugsweise in Mikroprozessorsystemen zur Anwendung.
sicher zu diagnostizieren.
- Schaltungsanordnungen zur Adreßüberprüfung
- Schaltungsanordnungen zur Zeitüberwachung
- Schaltungsanordnungen zur Überwachung des Operationscodes.
auf einen nicht vorhandenen bzw. verbotenen Speicherbereich, Schreibzugriffe auf Nur-Lese-Speicher, unberechtigtes
ist verhältnismäßig groß.
erscheinen, die zu einer wesentlichen zeitlichen Verlängerung oder zum Überspringen des Endes des entsprechenden
ausgelöst. Eine solche Schaltungsanordnung ist z. B. in der DE-OS 2939194 dargelegt. Dabei werden die Operationscodes mitvorgegebenen Sollwerten verglichen, welche in einem Soll-Wert-Speicher abgelegt sind.
untersucht sowie zusätzlich die durch ihn ausgelöste Steuersignalfolge einem Signaturanalysator eingeschrieben und über sieeino Signatur gebildet. Diese Signatur wird mit einer für den entsprechenden Befehl in der Testschaltung erzeugten zweiten
12th ITC.IEEE; 1982; pp. 191-199).
einer vorab berechneten Soll-Signatur verglichen.
ausgelöst.
sowie weitere Daten der aufrufenden Programmeinheit nicht verändert werden.
zwischengespeichert. Diese Kellerspeicher sind in der Regel reservierte Teile dos Hauptspeichers mit der Organisationlast-in-first-out (LIFO), in welche Daten aus speziellen Registern der Verarbeitungseinheit abgelegt werden.
es nicht, Verfälschungen der für die Programmfortsetzung notwendigen Daten, wie sie bei der Übertragung oder
geringem zusätzlich nötigen Hardwareaufwand bekannt.
Das Ziel der Erfindung besteht in der Erhöhung der Sicherheit eines ordnungsgemäßen Ablaufes umfangreicher Programme in Rechnerarchitekturen, insbesondere bei der Abarbeitung von Unterprogrammen, ohne größeren zusätzlichen Hardwareaufwand.
sich auf den Datenaustausch zwischen einer Verarbeitungseinhoit und Kellerspeichern abbilden, mit geringem zusätzlichnötigen Aufwand an Hardwarestrukturen gestattet.
mindestens eine Verarbeitungseinheit und einen Speicher enthalten, vorgeschlagen, welche mit einem ein Signal zur Einleitungeiner Fehlerbehandlung führenden Ausgang versehen ist.
fehlerfreien Programmabarbeitung entsprechenden Zustand des Signaturanalysators. Ein Ausgang des zweiten Dekoders ist aneinem Eingang einer Torschaltung angeschlossen, deren Ausgang den das Signal zur Einleitung einer Fehlerbehandlungführenden Ausgang der Schaltungsanordnung darstellt.
versehen, wplüh·- - "lit einem weiteren Eingang der Torschaltung verbunden ist.
der Verarbeitungseinheit gelegt.
Der Steuerdekoder dekodiert Rechneroperationen in die Moden /1/ Kellerspeicher schreiben 121 Kellerspeicher lesen
/3/ Ausgabe des Folgezustandes [A] ® [S] des Signaturanalysators auf den Datenbus /4/Auswerten der Signatur [S] des Signaturanalysators
In den vier Moden wird der Signaturanalysator wie folgt betrieben
/1/ Normalmodus: einen Takt weiterschalten 121 Inversmodus: einen Takt zurückschalten
/3/ Freigabe der Ausgänge für den Folgezustand der Signatur [A] © [S] /4/ Speichern der Signatur [S].
Vor Ausführung eines zu überwachenden Unterprogrammeswird durch Erkennen einer vereinbarten Operation über den Steuerdekoder der Signaturanalysator freigegeben, so daß der Folgezustand der signatur [A] © [S) von den i Ausgängen auf den Datenbus gelangt. Dieser wird entweder im Rechner zwischengespeichert und im folgenden Operationszyklus oder aber sofort in den Kellerspeicher übergeben. Gleichzeitig liegt der Folgezustand des Signaturanalysators [A] © [S] an den Dateneingängen des Signaturanalysators an und wird auf die Signatur [S] abgebildet. Bei fehlerfreier Ausführung dieser Operationen geht die Signatur [S] in einen definierten Soll-Zustand über.
Alle Daten, die nun in den Kellerspeicher eingeschrieben werden, bilden sich analog hierzu auf die Signatur [S] ab. Alle Daten, die wieder aus dem Kellerspeicher ausgelesen werden, werden im Inversmodus auf die Signatur [S] abgebildet. Wurden alle abgespeicherten Daten wieder aus dem Kellerspeicher ausgelesen und auf den invers geschalteten Signaturanaiysator abgebildet, so besitzt die Signatur [S] bei fehlerfreier Ausführung des Unterprogramms wieder den Soll-Zustand.
Zur Auswertung des Zustandes des Signaturanalysators wird ηίιη im Steuerdekoder das Testsignal generiert, das an die Torschaltung übergeben wird und diese freigibt. Ein fehlerhafter Zustand des Signaturanalysators, d. h. eine Abweichung der Signatur [S] vom definierten Soll-Zustand, wird durch den zweiten Dekoder erkannt und es wird ein Fehlersignal gebildet. Dieses gelangt durch die freigegebene Torschaltung auf den Ausgang der Schaltungsanordnung, liegt an einem Interrupteingang der Verarbeitungseinheit an und löst eine Fehlerbehandlung'aus.
Die vorliegende Erfindung gibt eine Schaltungsanordnung zur verbesserten Fehlererkennung in Rechnerarchitekturen an. Die vorgeschlagene Lösung sichert, daß Fehler bei der Abarbeitung von Unterprogrammen, welche sich auf den Datenaustausch zwischen der Verarbeitungseinheit und Kellerspeichern abbilden, wie z. B. eine ungleiche Zahl von Lese- und Schroiboperationen zu den Kellerspeichern, die Verfälschung der im Kellerspeicher zwischengespeicherten Daten, die unzulässige Veränderung der Rückkehradresse des aufrufenden Programms oder eine allgemeine Verletzung der Regeln der modularen Programmierung, unter Berücksichtigung einer der Technik der Signaturanalyse eigenen Restfehlerwahrscheinlichkeit von
P, = 2"' mit r... Anzahl der Bitstellen der Signatur
mit großer Sicherheit erkannt werden.
Der notwendige zusätzliche Hardwareaufwand für eine technische Realisierung der Schaltungsanordnung ist gering.
Zusätzlicher Speicherbedarf, etwa für Referenzmuster der Soll-Signaturen, entsteht nicht.
Ausführungsbeispiel
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels und vier Zeichnungen näher erläutert. Dabei zeigen
Fig. 1: ein Prinzipschaltbild dererfindungsgemäßen Schaltungsanordnung
Fig. 2: die Konfiguration eines Steuerdekoders für einen Standardmikroprozessor
Fig. 3a: die Konfiguration eines invers schaltbaren Signaturanalysators im Normalbetrieb
Fig. 3 b: hierzu die Wahrheitstabelle einer Datenübernahme in den Signaturanalysator
Fig. 3c: die Konfiguration eines invers schaltbaren Signaturanalysators im Inversbetrieb
Fig. 3d: hierzu die Wahrheitstabelle einer Datenübernahme in den Signaturanalysator.
Wie in Fig. 1 dargestellt, sei die zu überwachende Rechnerarchitektur aus einer Verarbeitungseinheit CPU und einem Speicher RAM konfiguriert. Die Komponenten der Rechnerarchitektur sind über ein Bussystem, bestehend aus Steuerbaus SB, Adreßbus AB und Datenbus DB, verbunden.
Die Rechnerarchitektur kann - ohne Beeinträchtigung der erfindungsgemäßen Lösung - weitere Baugruppen, z. B. zur Ein- und Ausgabe, enthalten.
Am Bussystem ist die erfindungsgemäße Überwachungsschaltung MON angeschlossen, welche mit einem Ausgang AF versehen ist, der ein Signal F zur Einleitung einer Fehlerbehandlung führt und mit einem Interrupteingang INT der Verarbeitungseinheit CPU verbunden ist.
Die Überwachungsschaltung MON ist aus einem Steuerdekoder 1, einem invers schaltbaren Signaturanalysator 2, einem Dekoder 3 und einer Torschaltung 4 konfiguriert.
Der Steuerdekoder 1 ist mit seinen Eingängen am Steuer- SB und Adreßbus AB angeschlossen und dekodiert die Rechneroperationen in die Moden
/1/ Kellerspeicher schreiben
121 Kellerspeicher lesen
/3/ Ausgabe des Folgezustandes des Signaturanalysators 2
[A] © [S] (mit [A]... Systemmatrix [S]... Signatur)
auf den Datenbus DB /4/ Auswerten der Signatur [S]
reservierten Adresse und die Auswertung der Signatur [S] durch eine Schreiboperation auf dieser Adresse.
versehen. Die Modussteuerausgänge sind auf die ihnen zugeordneten Modussteuereingänge des Signaturanalysators 2; das
einen Takt verschobene Signatur, d. h. den Folgezustand [A] ® [S] führen, die mit dem Datenbus DB verbunden sind, und j
111 Inversmodus: einen Takt zurückschalten
/3/ Freigabe der Ausgänge ASx' für den Foigezustand der Signatur [A] ® [S]/4/ Speichern der Signatur [S].
[0; 0; 0;...; 0). Er besitzt einen Ausgang, der auf einen zweiten Eingang der Torschaltung 4 geführt ist.
das Testsignal TEST eine Freigabe erfolgt ist.
sofort in den Kellerspeicher übergeben. Gleichzeitig mit der Abspeicherung im Kellerspeicher liegt der Folgezustand der Signatur[A] ® [S] an den Dateneingängen Xx des Signaturanalysators 2 an und wird im Normalmodus auf die Signatur [S] abgebildet. Beifehlerfreier Ausführung dieser Operationen geht die Signatur [S] in einen definierten Sollzustand [0; 0; 0;...; 0] über.
besitzt die Signatur [S] bei fehlerfreier Ausführung des Unterprogramms wieder den Soll-Zustand [0; 0; 0;...; O].
das Testsignal TEST zur Freigabe der Torschaltung 4 generiert.
die freigegebene Torschaltung 4, daß am Ausgang AF der Überwachungsschaltung MON ein Fehlersigna F aktiv wird. Das
unterschieden werden kann, sowie einen multiplex betriebenen Adreß- und Datenbus ADB (vgl. Brennenstuhl: Programmierungdes 16-Bit-Mikroprozessorsystems U 8000). VEB Verlag Technik Berlin; 1987).
Der Steuerdekoder 1 besitzt drei Modussteuerausgänge, welche zur Ansteuerung des Signaturanalysators 2 mit den Funktionen OE Freigabe der Ausgänge ASx' des Signaturanalysators 2
/NORMAL-INVERS Umschaltung des Signaturanalysators 2 Nornrtulmodus/Inversmodus
sowie einen das Testsignal TEST führenden Ausgang.
Der Adreß- und Datenbus ADB ist auf die Eingänge AO.. .A15 eines Dekoders 10zur Dekodierung der Adresse YYgeführt) dessen Ausgang mit dem Dateneingang eines D-Flipflops 11 verbunden ist.
Der negierte Takteingang des D-Flipflops 11 liegt am Signal /AS. Sein Ausgang ist auf jeweils einen Eingang von AND-Gattern 12; 13; 14 geführt.
Das Signal READ-/WRITE ist unmittelbar auf den das Signal /NORMAL-INVERS führenden Ausgang sowie gleichzeitig auf einen weiteren Eingang des AND-Gatters 12 sowie einen negierten Eingang des AND-Gatters 14 gelegt. Die Signale /DS; /MREQ; ST1 und ST2 sind auf die Eingänge eines NOR-Gatters 15; das Signal ST3 ist auf einen negierten Eingang des NOR-Gatters 15 geführt. Desson Ausgang ist mit jeweils einem Eingang der AND-Gatter 12; 13; 14 verbunden. Das Signal STO ist auf einen Eingang des AND-Gatters 13 sowie jeweils einen negierten Eingang der AND-Gatter 12 und 14 gelegt. Der Ausgang des AND-Gatters 12 führt das Signal OE, der des AND-Gatters 13 das Signal TS und der Ausgang des AND-Gatters 14 das Testsignal TEST.
eich an die Ausgabe der Adresse anschließenden Datentransfer zwischenspeichert.
Rechneroperation Eingangssignale IM 111 IZI ΙΛΙ
ZugriffaufYY | X | X | 1 | 1 |
READ-/WRITE | 0 | 1 | 0 | 1 |
/DS | 0 | 0 | 0 | 0 |
/MREQ | 0 | 0 | 0 | 0 |
ST3 | 1 | 1 | 1 | 1 |
ST 2 | 0 | 0 | 0 | 0 |
ST1 | 0 | 0 | 0 | 0 |
STO | 0 | 0 | 1 | 1 |
Ausgangssignale | IM | 111 | /3/ | /4/ | sonst |
OE | 0 | 0 | 1 | 0 | 0 |
/NORMAL-INVERS | 0 | 1 | X | X | X |
TS | 0 | 0 | 1 | 1 | 1 |
TEST | 0 | 0 | 0 | 1 | 0 |
mitX... beliebig
vierstelligen parallelen Signaturanalysators.
21.0 konfigurierten Rückführnetzwerk.
die Ausgänge der D-Flipflops 20.x {mit χ = 1 ...3) mit jeweils einem ersten Eingang der EXOR-Gatter 21 .x + 1 verbunden. Das
den ersten Eingang des EXOR-Gatters 21.1 geführt. Die jeweils zweiten Eingänge der EXOR-Gatter 21.x (mitx= 1...4) stellen die
führen, gelegt. Die Takteingänge der D-Flipflops 2O.i (mit i = 1 ...4) liegen am Taktsignal TS.
und geht in den Zustand [S]ο = [0; 0; 0;...; 0] über. In den folgenden Takten werden die Eingangsvektoren (X] 1... [X]4 über die
[S]1...(S]4übeigeht.
(mit χ = 1 ...4} und die Eingänge der D-Flipflops 20.x (mit χ = 1 ...3) jeweils mit den Ausgängen der EXOR-Gatter 21.x + 1verbunden. EXOR-Gatter 21.0 ist mit seinen Eingängen an den Ausgängen der EXOR-Gatter 21.1 und 21.2 angeschlossen; sein
und [S]x über.
von Unterprogrammen in Rechnerarchitekturen*
[A] IS] IX) [A] ©I?] | Systemmatrix des Signaturanalysators Signatur des Signaturanalysators an einen Kellerspeicher übergebene Daten die um einen Takt verschobene Signatur (Fo |
1 2 3 4 | Steuerdekoder Signaturanalysator Dekoder Torschaltung |
10 11 12; 13; 14 15 | Dekoder D-Flipflop AND-Gatter NOR-Gatter |
20.x 21.0; 21.x | D-Flipflops EXOR-Gatter |
/AS /DS /MREQ READ-/WRITE STO...ST3 | Steuersignale vom Steuerbus SB (Betriebszustandsanzeige des Standardmiki |
/NORMAL-INV. OE TS TEST | Modussteuersignale für Signaturanalysator Testsignal für die Überwachungsschaltung |
F | Fehlersignal |
YY | Speicheradresse |
Claims (3)
1. Schaltungsanordnung zur Überwachung der Abarbeitung von Unterprogrammen in Rechnerarchitekturen, deren Komponenten über ein Bussystem aus Steuer-, Adreß- und Datenbus verbunden sind und die mindestens eine Verarbeitungseinheit und einen Speicher enthalten, wobei an einem Ausgang der Schaltungsanordnung ein Signal zur Einleitung einer Fehlerbehandlung generiert ist, dadurch gekonnzeichnet, daß der Adreß- (AB) und Steuerbus (SB) auf zugehörige Eingänge öines Steuerdekcders (1) gelegt sind, dessen Ausgänge mit Modussteuereingängen eines invers schaltbaren und eine Signatur [S] führenden Signaturanalysators (2) verbunden sind, daß Dateneingänge (Xx) des Signaturanalysators (2) am Datenbus (DB) angeschlossen sind und i Ausgänge (ASx') des Signaturanalysators (2), welche die um einen Takt verschobene Signatur [A] (*) [S] führen, wieder auf den Datenbus (DB) sowie j Ausgänge (ASx) des Signaturanalysators (2), die dio Signatur [S] führen, auf ihnen zugeordnete Eingänge eines Dekoders (3) gelegt sind, und daß ein Ausgang des Dekoders (3) mit einem Eingang einerTorschaltung (4) verbunden ist, deren Ausgang den das Signal (F) zur Einleitung einer Fehlerbehandlung führenden Ausgang (AF) der Schaltungsanordnung darstellt.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Steuerdekoder (1) mit einem zusätzlichen, ein Testsignal (TEST) führenden Ausgang versehen ist, welcher mit einem weiteren Eingang der Torschaltung (4) verbunden ist.
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgang (AF) der Schaltungsanordnung mit einem Interrupteingang (INT) der Verarbeitungseinheit (CPU) verbunden ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD33637189A DD290967A5 (de) | 1989-12-27 | 1989-12-27 | Schaltungsanordnung zur ueberwachung der abarbeitung von unterprogrammen in rechnerarchitekturen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DD33637189A DD290967A5 (de) | 1989-12-27 | 1989-12-27 | Schaltungsanordnung zur ueberwachung der abarbeitung von unterprogrammen in rechnerarchitekturen |
Publications (1)
Publication Number | Publication Date |
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DD290967A5 true DD290967A5 (de) | 1991-06-13 |
Family
ID=5615322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DD33637189A DD290967A5 (de) | 1989-12-27 | 1989-12-27 | Schaltungsanordnung zur ueberwachung der abarbeitung von unterprogrammen in rechnerarchitekturen |
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DD (1) | DD290967A5 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003029979A2 (de) * | 2001-09-28 | 2003-04-10 | Infineon Technologies Ag | Programmgesteuerte einheit mit überwachungseinrichtung |
-
1989
- 1989-12-27 DD DD33637189A patent/DD290967A5/de unknown
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2003029979A2 (de) * | 2001-09-28 | 2003-04-10 | Infineon Technologies Ag | Programmgesteuerte einheit mit überwachungseinrichtung |
WO2003029979A3 (de) * | 2001-09-28 | 2004-07-01 | Infineon Technologies Ag | Programmgesteuerte einheit mit überwachungseinrichtung |
US8145953B2 (en) | 2001-09-28 | 2012-03-27 | Infineon Technologies Ag | Programmable unit |
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