CZ996A3 - Monolithic assembly - Google Patents

Monolithic assembly Download PDF

Info

Publication number
CZ996A3
CZ996A3 CZ969A CZ996A CZ996A3 CZ 996 A3 CZ996 A3 CZ 996A3 CZ 969 A CZ969 A CZ 969A CZ 996 A CZ996 A CZ 996A CZ 996 A3 CZ996 A3 CZ 996A3
Authority
CZ
Czechia
Prior art keywords
type
region
metallization
regions
diodes
Prior art date
Application number
CZ969A
Other languages
Czech (cs)
Other versions
CZ290986B6 (en
Inventor
Robert Pezzani
Original Assignee
Sgs Thomson Microelectronics
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sgs Thomson Microelectronics filed Critical Sgs Thomson Microelectronics
Publication of CZ996A3 publication Critical patent/CZ996A3/en
Publication of CZ290986B6 publication Critical patent/CZ290986B6/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Thyristors (AREA)
  • Amplifiers (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Lasers (AREA)
  • Rectifiers (AREA)

Abstract

Conventional vertical components can be formed directly in the n-substrate having rear face covered with metallisation (M) corresp. to a common electrode. One type of isolated component has an active layer of opposite conductivity type on the rear face and is isolated by relatively heavily doped walls (6) which are overlapped by the dielectric layer (7) between the active layer and the metallisation.

Description

Oblast technikyTechnical field

Vynález se týká oblasti polovodičových prvků, dále zvaných výkonové prvky, schopných odolat vysokým napětím a/nebo přenášet vysoké výkony. Tyto prvky jsou umístěny svisle přes celou tloušťku polovodičové vrstvy tvořené slabě dotovaným substrátem, takže mají vysoké průrazné napětí.The invention relates to the field of semiconductor elements, hereinafter called power elements, capable of withstanding high voltages and / or transmitting high powers. These elements are positioned vertically over the entire thickness of the semiconductor layer formed by the weakly doped substrate, so that they have a high breakdown voltage.

Dosavadní stav technikyBACKGROUND OF THE INVENTION

Obvykle jsou takovými prvky tyristory, triaky, bipolární tranzistory, výkonové tranzistory MOS, bipolární tranzistor s izolovaným hradlem (IGBTs) atd.Typically, such elements are thyristors, triacs, bipolar transistors, MOS power transistors, isolated gate bipolar transistors (IGBTs), etc.

Prvky navržené pro řízení velkého elektrického výkonu disipují tepelnou energii. Spodní povrch těchto prvků je tedy pokoven a upevněn k chladiči. V důsledku toho bylo možno realizovat různé výkonové prvky na stejném čipu jen pokud měly tyto prvky jednu společnou svorku.Elements designed to control high electrical power dissipate thermal energy. The bottom surface of these elements is therefore metallized and attached to the heat sink. As a result, different power elements could be realized on the same chip only if they had one common terminal.

Podstata vynálezuSUMMARY OF THE INVENTION

Cílem předloženého vynálezu je vyrobit výkonové intergrované obvody, jinými slovy monolitickou sestavu,It is an object of the present invention to produce power integrated circuits, in other words, a monolithic assembly,

t.j. sloučit na společném substrátu svislé prvky s nejméně jednou vrstvou tvořenou slabě dotovanou části tohoto substrátu, přičemž spodní povrch substrátu je pokoven za účelem přivaření nebo jiného vhodného připojení k chladiči.that is, to merge vertical elements on at least one layer with a weakly doped portion of the substrate on the common substrate, the lower surface of the substrate being metallized for welding or other suitable connection to the heat sink.

pokovením.plating.

Pro dosažení tohoto a dalších záměrů umožňuje předložený vynález monolitické sestavení svislých výkonových polovodičových prvků přes celou tloušťku slabě dotovaného polovodičového plátku s prvním typem vodivosti. Spodní povrch plátku je stejnoměrně potažen Alespoň některé z těchto prvků zvaných autonomní prvky jsou vytvořeny v izolovaných oblastech substrátu. Tyto izolované oblasti jsou laterálně izolovány difuzní stěnou s vodivostí druhého typu a jejich spodek je izolován dielektrickou vrstvou vloženou mezi spodní povrch substrátu a pokovení spodního povrchu.To achieve this and other objects, the present invention allows monolithic assembly of vertical power semiconductor elements over the entire thickness of a weakly doped semiconductor wafer with a first type of conductivity. At least some of these elements called autonomous elements are formed in the isolated regions of the substrate. These insulated regions are laterally insulated by a second type diffusion wall and their bottom is insulated by a dielectric layer sandwiched between the lower surface of the substrate and the metallization of the lower surface.

Ma-li polovodivá oblast spodního povrchu autonomního prvku vodivovost prvního typu, je na spodním povrchu vytvořena přesycená oblast vodivosti prvního typu a na horním povrchu, alespoň nad částí přesycené oblasti na spodním povrchu, je provedena přesycená oblast' s vodivostí prvního typu, z níž je vyveden kontakt.If the semiconductive region of the lower surface of the autonomous element has a conductivity of the first type, a supersaturated conductivity region of the first type is formed on the lower surface and a supersaturated conductivity region of the first type is formed on the upper surface, contact made.

Má-li polovodičová oblast spodního povrchu autonomního prvku vodivost druhého typu, pokračuje tato oblast příčně až k izolační stěně, přičemž kontakt je vzat opět z horního povrchu izolační stěny a dielektrická vrstva zasahuje pod spodní základ izolační stěny.If the semiconductor area of the lower surface of the autonomous element has a conductivity of the second type, this area extends transversely up to the insulating wall, the contact being taken again from the upper surface of the insulating wall and the dielectric layer extending below the lower base of the insulating wall.

Nejméně v jedné izolované oblasti mohou být vytvořeny logické prvky.Logic elements may be provided in at least one isolated region.

Předložený vynález se také vztahuje na výrobu monolitického diodového můstku včetně prvních dvou vertikálních diod v substrátu s vodivostí prvního typu, jejichž společná katoda odpovídá pokovení spodního povrchu a v izolované oblasti substrátu (kdy je izolovaná oblast oddělena od zbytku substrátu izolační stěnou s vodivostí druhého typu) vytvořených druhých dvou vertikálních diod, jejichž společné anody odpovídají vrstvě druhého typu vodivosti vytvořené na spodním povrchu s kontaktem vzatým z horního povrchu přes izolační stěnu, přičemž spodní povrch těchto dvou diod je pokryt izolační vrstvou vloženou mezi polovodičový plátek a pokovení spodního povrchu.The present invention also relates to the production of a monolithic diode bridge including the first two vertical diodes in a substrate having a conductivity of the first type whose common cathode corresponds to the metallization of the bottom surface and the insulated region of the substrate (where the insulated region is separated from the rest of the substrate by an insulating wall with the conductivity of the second type) the second two vertical diodes, whose common anodes correspond to a layer of the second type of conductivity formed on the lower surface with the contact taken from the upper surface through the insulating wall, the lower surface of the two diodes being covered with an insulating layer interposed between the semiconductor wafer and metallizing the lower surface.

Vynález se také vztahuje na prvek tvořící jednofázový usměrňovači můstek zahrnující první a druhý pár sériově zapojených diod uspořádaných mezi svorky střídavého zdroje. Přechody mezi diodami každého páru diod tvoří svorky stejnosměrného zdroje a dvě Shockleyho diody (dynistory) v antiparalelním zapojení s diodami prvního páru diod. Shockleyho diody a první pár diod jsou vertikálně umístěny v polovodivém substrátu, jehož horní povrch obsahuje dvě první pokovení tvořící svorky střídavého zdroje a jejichž spodní povrchy obsahují třetí pokovení tvořící svorku stejnosměrného zdroje odpovídající spojení prvních dvou diod. Druhý pár diod je umístěn v izolované oblasti mezi čtvrtým pokovením tvořícím svorku stejnosměrného zdroje a každým pokovením tvořícím svorky střídavého zdroje.The invention also relates to a single-phase rectifier bridge element comprising a first and a second pair of series-connected diodes disposed between the AC power terminals. The transitions between the diodes of each pair of diodes form the terminals of a DC power supply and two Shockley diodes (dynistors) in antiparallel connection with the diodes of the first pair of diodes. The Shockley diodes and the first pair of diodes are vertically disposed in a semiconducting substrate, the upper surface of which comprises two first plating forming the terminals of the AC source and whose lower surfaces comprise a third plating forming the terminal of the DC supply corresponding to the connection of the first two diodes. The second pair of diodes is located in an insulated area between the fourth metallizing forming the terminal of the DC power supply and each metallizing forming the terminals of the AC power source.

S využitím přednosti vynálezu může být na stejném polovodivém substrátu vytvořeno více vertikálních prvků, přičemž první vertikální prvek má společnou elektrodu tvořenou pokovením spodního povrchu a další prvky jsou autonomní, tedy jejich elektrody mohou být odděleně připojeny ke svorkám jiných prvků nebo k vnějším svorkám. Žádná z těchto svorek není tvořena pokovením spodního povrchu.Using the advantage of the invention, a plurality of vertical elements may be formed on the same semiconductive substrate, the first vertical element having a common electrode formed by metallizing the lower surface and the other elements being autonomous, i.e. their electrodes may be separately connected to the terminals of other elements or to the outer terminals. None of these clamps are formed by plating the lower surface.

Dále, jelikož jsou spodní povrchy autonomních prvků chráněny tenkou izolační vrstvou, například vrstvou oxidu křemíku, dále pokrytou pokovením spodního povrchu, je dosaženo dobré disipace tepla, a to dokonce pro ty prvky, jejichž spodní povrch obsahuje tuto tenkou vrstvu, jenž je sice elektricky nevodivá, ale zůstává teplotně vodivou.Further, since the lower surfaces of the autonomous elements are protected by a thin insulating layer, for example a layer of silicon oxide, further covered by metallization of the lower surface, good heat dissipation is achieved even for those elements whose lower surface contains this thin layer which is electrically nonconductive but remains thermally conductive.

Ačkoliv jsou dále popsány pouze něktré konkrétní prvky, které mohou být složeny tak, aby tvořily výkonový integrovaný obvod, a možné přidružené logické obvody a některé jejich aplikace, není vynález omezen na tyto konkrétní případy. Odborník v daném oboru si povšimne analogie mezi autonomními prvky podle předloženého vynálezu a jednotlivými prvky bipolárního integrovaného obvodu. V bipolárních integrovaných obvodech je ovšem většina prvků vytvořena v epitaxní vrstvě, jednotlivé prvky jsou izolovány hlubokými difúzemi procházejícími epitaxní vrstvou a jejich dna jsou izolována vnořenými vrstvami jednoho či druhého typu vodivosti. Podle předloženého vynálezu odpovídá celá tloušťka substrátu epitaxní vrstvě a spodní izolace přechodu (vnořená vrstva) je nahrazena izolační vrstvou umístěnou mezi spodní povrch substrátu a pokovení spodního povrchu. Odborník v daném oboru může použít této analogie a najít další obměny a aplikace předloženého vynálezu.Although only some specific elements that may be assembled to form a power integrated circuit and possible associated logic circuits and some of their applications are described below, the invention is not limited to these specific cases. One skilled in the art will notice the analogy between the autonomous elements of the present invention and the individual elements of a bipolar integrated circuit. In bipolar integrated circuits, however, most elements are formed in an epitaxial layer, individual elements are isolated by deep diffusions passing through the epitaxial layer, and their bottoms are isolated by nested layers of one or the other type of conductivity. According to the present invention, the entire thickness of the substrate corresponds to the epitaxial layer and the lower insulation of the transition (the nested layer) is replaced by an insulating layer located between the lower surface of the substrate and the metallization of the lower surface. One skilled in the art can use this analogy to find other variations and applications of the present invention.

Uvedené a další znaky, aspekty a výhody vynálezu budou objasněny v následujícím detailním popisu předloženého vynálezu a na připojených obrázcích.The foregoing and other features, aspects and advantages of the invention will be elucidated in the following detailed description of the present invention and in the accompanying drawings.

Přehled obrázků na výkresechBRIEF DESCRIPTION OF THE DRAWINGS

Vynález bude blíže vysvětlen prostřednictvím konkrétních příkladů provedení znázorněných na obrázcích, na kterých představuje obr. la a lb pohled v příčném řezu, respektive schematický pohled na různé typy diod, jenž mohou být sestaveny podle předloženého vynálezu, obr. 2a a 2b pohledy v příčném řezu respektive schematické pohledy na různé typy tyristorů, jenž mohou být sestaveny podle předloženého vynálezu, obr. 3a a 3b pohledy v příčném řezu respektive schematické pohledy na různé typy tranzistorů NPN, které mohou být sestaveny podle předloženého vynálezu, obr. 4a a 4b pohled v příčném řezu respektive schematický pohled na různé typy tranzistorů PNP, které mohou být sestaveny podle předloženého vynálezu, obr. 5 příklad příčného řezu autonomním tranzistoremThe invention will be explained in more detail by means of specific embodiments shown in the figures, in which FIGS. 1a and 1b show a cross-sectional view and a schematic view respectively of various types of diodes which can be assembled according to the present invention; 3a and 3b are cross-sectional and schematic views, respectively, of the different types of thyristors that may be assembled according to the present invention; FIGS. 4a and 4b are cross-sectional views, respectively; Fig. 5 is a cross-sectional and schematic view of the various types of PNP transistors that can be assembled according to the present invention;

IGBT, který může být monoliticky integrován podle předloženého vynálezu, obr. β, 7, 8 a 9 zobecněná znázornění různých typů prvků, jenž mohou být monoliticky sestaveny podle předloženého vynálezu, obr. 10a diodový můstek, obr. 10b a 10c příčné řezy, respektive schematický pohled shora na uspořádání takového diodového můstku podle předloženého vynálezu a obr. 11a, 11b, 11c, 12a, 12b, 13a, 13b, 14a, 14b a 14c aplikaci předloženého vynálezu na usměrňovači můstek, ochráněný před přepětím a nadproudem.IGBT, which can be monolithically integrated according to the present invention, Figs. Β, 7, 8 and 9 generalized representations of the different types of elements that can be monolithically assembled according to the present invention, Fig. 10a diode bridge, Figs. 10b and 10c cross sections respectively. 11a, 11b, 11c, 12a, 12b, 13a, 13b, 14a, 14b, and 14c, the application of the present invention to a rectifier bridge, protected from overvoltage and overcurrent.

Zdůrazňujeme, že ve shodě se zvyklostmi při zakreslování integrovaných obvodů nejsou jednotlivé kresby kresleny v měřítku a zejména v příčných řezech jsou relativní tloušťky různých vrstev kresleny náhodně. Dále jsou v příčných řezech různé difůzní oblasti symbolicky zakresleny s ostrými rohy. Navíc lze v každém jednotlivém případě přizpůsobit relativní povrchy různých oblastí tak, aby odpovídaly požadovaným výkonovým nárokům na prvek.We emphasize that, in accordance with the practice of drawing integrated circuits, the individual drawings are not drawn to scale and, in particular in cross-sections, the relative thicknesses of the different layers are drawn randomly. Furthermore, the diffuse regions are symbolically drawn with sharp corners in cross-sections. In addition, the relative surfaces of the different regions can be adapted in each individual case to suit the required performance requirements of the element.

Obborník v daném oboru rozpozná, že předložený vynález popisuje pouze základní konstrukce prvků a že v praxi může být každý takový prvek vylepšen a upraven, aby vyhovoval specifickým požadovaným funkcím. Například jsou zachyceny pouze tyristory a nikoliv triaky a ve většině obrázků nejsou zakresleny anodové či katodové spoje těchto tyristorů.The person skilled in the art will recognize that the present invention describes only the basic construction of the elements and that in practice each such element can be improved and modified to suit the specific functions required. For example, only thyristors and not triacs are captured and in most figures the anode or cathode connections of these thyristors are not drawn.

Příklady provedení vynálezuDETAILED DESCRIPTION OF THE INVENTION

Obrázek la představuje různé typy diod 10 až 14, které mohou být vytvořeny na jednom polovodičovém plátku typu N. Obrázek lb představuje symbolicky každou diodu z obrázku la. Konstrukce je tvořena slabě dotovaným N“ substrátem 1. Difúze 2 typu P mohou být vytvořeny z horního povrchu, stejně jako silně dotované difúze 3 typu N. Ze spodního povrchu jsou vytvořeny silně dotované difúze 4. typu N a silně dotované difúze 5 typu P. Dále jsou difúzi z horního povrchu a difúzí z protilehlého spodního povrchu vytvořeny izolační stěny 6. typu P. Celý spodní povrch je pokryt pokovením M. Na některých místech je mezi spodní povrch prvku a pokovení M vložena izolační vrstva 7. Izolační vrstva 7 a pokovení M mohou být zhotoveny z libovolného vhodného materiálu nebo kompozitního materiálu obvykle používaného pro výrobu polovodičových prvků.Figure 1a shows the different types of diodes 10 to 14 that can be formed on one type N semiconductor wafer. Figure 1b represents symbolically each diode of Figure 1a. The structure consists of a weakly doped N ' substrate 1. P-type diffusions 2 can be formed from the upper surface as well as strongly doped N-type diffusions 3. Heavy-doped N-type diffusions and strongly doped-type P diffusions are formed from the lower surface. In addition, type 6 insulating walls 6 are formed by diffusion from the top surface and by diffusion from the opposite bottom surface. The entire bottom surface is covered with metallization M. In some places, an insulating layer 7 is interposed between the undersurface of the element and metallization. they may be made of any suitable material or composite material commonly used to manufacture semiconductor elements.

Izolovanou oblastí se dále rozumí část křemíkového plátku příčně izolovaná stěnou s druhým typem vodivosti a mající spodek izolovaný izolační vrstvou 7.By insulated area is further understood a portion of a silicon wafer transversely insulated by a wall having a second type of conductivity and having a bottom insulated with an insulating layer 7.

Diody 10, II jsou běžné diody používané ve výkonovém prvku. Dioda 10 obsahuje, ve svislém směru shora dolů, oblast typu P, část substrátu a oblast typu N; pokovení horního povrchu odpovídá anodě 10A a pokovení spodního povrchu M odpovídá katodě 10K. Dioda 11, ve svislém směru shora dolů, obsahuje silně dotovanou oblast typu N, část substrátu a silně dotovanou oblast typu P. Její katoda 11K se shoduje s pokovením horního povrchu a anoda odpovídá pokovení M.The diodes 10, 11 are common diodes used in the power element. The diode 10 comprises, vertically from top to bottom, a P-type region, a substrate portion, and a N-type region; the plating of the upper surface corresponds to the anode 10A and the plating of the lower surface M corresponds to the cathode 10K. The top-down diode 11 comprises a strongly doped N-type region, a substrate portion, and a highly doped P-type region. Its cathode 11K coincides with the plating of the top surface and the anode corresponds to the plating M.

Toto obvyklé provedení diod 10, 11 vede k tom, že tyto diody mají jednu společnou svorku. Navíc je kupříkladu nemožné vytvořit z takových diod monolitický diodový můstek, v němž by po diagonále protilehlé diody neměly společnou svorku.This conventional design of the diodes 10, 11 results in these diodes having one common terminal. Moreover, it is, for example, impossible to make such diodes a monolithic diode bridge in which the opposing diodes do not have a common terminal along the diagonal.

Diody 12, 13 jsou autonomní diody vytvořené v izolovaných sekcích podle předloženého vynálezu a jejich výhodou je vertikální funkce a fakt, že anodová ani katodová elektroda nemusí být nutně společná s elektrodami jiných prvků obvodu.The diodes 12, 13 are autonomous diodes formed in the isolated sections of the present invention and have the advantage of a vertical function and the fact that the anode and cathode electrodes need not necessarily be common to the electrodes of other circuit elements.

Dioda 12 obsahuje, ve svislém směru odshora dolů, oblast typu P odpovídající její anodě, část substrátu a silně dotovanou oblast typu N, jenž odpovídá katodě. Dioda 12 je tedy vertikální dioda. Dále je na horním povrchu vytvořena oblast typu N a ta kontaktuje katodové pokovení 12K.The diode 12 comprises, vertically from top to bottom, a P-type region corresponding to its anode, a substrate portion, and a strongly doped N-type region corresponding to the cathode. Thus, diode 12 is a vertical diode. Further, an N-type region is formed on the upper surface and it contacts the cathodic plating 12K.

Dioda 13 obsahuje, ve svislém směru shora dolů, oblast typu N odpovídající její katodě 13K, část substrátu a oblast typu P nadifundovanou ze spodního povrchu. Pokovení 13A je vytvořeno na horním povrchu izolační stěny, která odděluje tu izolovanou část, v níž je vytvořena dioda 13.The diode 13 comprises, vertically from top to bottom, an N-type region corresponding to its cathode 13K, a portion of the substrate, and a P-type region diffused from the lower surface. Plating 13A is formed on the top surface of the insulating wall that separates the insulated portion in which the diode 13 is formed.

Pravá strana obr. 1 také představuje laterální diodu 14 rovněž vytvořenou v izolované oblasti. Dioda 14 obsahuje oblast typu N tvořící kontakt pokovení katody 14K a vytvořenou v příkopu typu P difundovaném v substrátu 1 a tvořící kontakt pro pokovení anody 14a. Jelikož funguje laterálně, není dioda 14 výkonovým prvkem a může tvořit součást logického obvodu spojeného s jedním či více výkonovými prvky na tomtéž čipu. Rysem předloženého vynálezu je také možnost umístění logických obvodů v izolovaných oblastech, neboť nebylo možné z praktických důvodů integrovat takové logické prvky do výkonových struktur pokud tyto obsahovaly čtyřvrstvé součástky - docházelo k nevyhnutelnému výskytu falešných tyristorů.The right side of FIG. 1 also represents a lateral diode 14 also formed in the insulated region. The diode 14 comprises a type N region forming a cathode 14K plating contact formed in a P-type trench diffused in substrate 1 and forming an anode 14a plating contact. Since it operates laterally, diode 14 is not a power element and may form part of a logic circuit associated with one or more power elements on the same chip. Another feature of the present invention is the possibility of placing logic circuits in isolated areas, since for practical reasons it was not possible to integrate such logic elements into power structures if they contained four-layer components - the inevitable occurrence of false thyristors occurred.

Zdůrazňujeme, že integrace čtyřvrstvých prvků (typu tyristor) vždy přináší provozní problémy prvků integrovaných na stejném čipu. Přes příčné vazby totiž integrovaná dioda nebo tyristor tvoří s ostatními vrstvami struktury falešný tyristor. Struktura může být sepnutím tohoto falešného tyristorů zkratována a nebude tedy plnit svou funkci. V předloženém řešení zabraňují příčné a spodní izolace vzniku těchto falešných tyristorů, což umožňuje bezpečnou integraci tyristorových prvků s ostatními logickými nebo výkonovými prvky.We emphasize that the integration of four-layer elements (thyristor type) always brings operational problems of elements integrated on the same chip. In fact, despite cross-links, the integrated diode or thyristor forms a false thyristor with the other layers of the structure. The structure can be short-circuited by switching this false thyristor and will therefore not perform its function. In the present solution, transverse and lower insulations prevent these false thyristors from occurring, which allows safe integration of thyristor elements with other logic or power elements.

Obrázky 2a a 2b ilustrují různé tyristorové struktury, jenž mohou být použity v souladu s předkládaným vynálezem.Figures 2a and 2b illustrate various thyristor structures that can be used in accordance with the present invention.

Levá část obrázku 2a ilustruje obvyklé tyristory 20 a 21, jejichž příslušná anoda a katoda jsou připojeny k pokovení spodního povrchu.The left part of Figure 2a illustrates conventional thyristors 20 and 21, the respective anode and cathode of which are connected to the metallization of the lower surface.

Tyristor 20 obsahuje svislou oblast typu N odpovídající katodě 20K, dále oblast typu jp, z níž je odebrán kontakt hradla 20G, část substrátu 1. a anodovou oblast typu P tvořící kontakt pro pokovení M odpovídající anodě tyristorů 20A. Dále obrázky 2a a 2b ukazují laterální izolační stěnu tohoto tyristorů. Tato izolační stěna však v tomto zvláštním případě nemá izoalční funkci ale je obvyklým způsobem použita k vytvoření příkopového tyristoru určeného pro vysoká napětí.The thyristor 20 comprises a vertical N-type region corresponding to the cathode 20K, a jp-region from which the gate contact 20G is removed, a substrate portion 1, and a P-type anode region forming a metallization contact M corresponding to the anode of thyristors 20A. Furthermore, Figures 2a and 2b show the lateral insulating wall of this thyristor. However, this insulating wall does not have an isolation function in this particular case, but is used in a conventional manner to form a high voltage ditch thyristor.

Tyristor 21 je komplexní prvek, jak je popsáno v patentu US 5 365 086, jehož majitelem je původce, a je zde uveden, aby jasně demonstroval fakt, že předložený vynález umožňuje vytvořit v jediném výkonovém obvodu prakticky jakýkoliv známý základní prvek.Thyristor 21 is a complex element as described in U.S. Patent No. 5,365,086 to the inventor and is disclosed herein to clearly demonstrate that the present invention makes it possible to create virtually any known base element in a single power circuit.

Pravá část obrázku 2a představuje autonomní tyristory 22, 23 tvořené v izolovaných oblastech.The right part of Figure 2a represents autonomous thyristors 22, 23 formed in isolated regions.

Tyristor 22 je svislý výkonový tyristor, který obsahuje (odshora dolů) oblast typu N, ze které je připojeno pokoveni katody 22K, oblast typu P, část substrátu typu N a oblast typu P vytvořenou ze spodního povrchu a tvořící kontakt pro izolační stěnu 6_, na jejímž horním povrchu je vytvořeno pokovení anody 22A.The thyristor 22 is a vertical power thyristor which comprises (top-down) a type N region from which cathode metallization 22K is connected, a type P region, a portion of a type N substrate, and a type P region formed from a bottom surface forming a contact for the insulating wall 6. the top surface of which an anode 22A is formed.

Tyristor 23 je laterální tyristor vhodný například jako součást logického obvodu. Tyristor 23 obsahuje katodovou oblast typu N (č.23) tvořící kontakt pokovení 23K a vytvořenou v oblasti typu P, z níž je proveden kontakt hradla 23G a která je vytvořena v substrátu. Ve stejném substrátu je vytvořena oblast typu P tvořící kontakt pro anodové pokovení 23A. Jak bylo uvedeno výše, výhoda provedení takového laterálního tyristoru v izolované oblasti plátku spočívá v tom, že vrstvy tvořící tyristor nevytvářejí s jinými prvky struktury falešné prvky.Thyristor 23 is a lateral thyristor suitable, for example, as part of a logic circuit. The thyristor 23 comprises a type N cathode region (# 23) forming a metallization contact 23K and formed in the type P region from which the gate contact 23G is made and which is formed in the substrate. In the same substrate, a type P contact forming region for anode plating 23A is formed. As mentioned above, the advantage of performing such a lateral thyristor in the insulated wafer region is that the thyristor-forming layers do not form false elements with other structure elements.

Obr. 3a představuje tři příklady tranzistorů NPN 30,Giant. 3a shows three examples of NPN 30 transistors,

31, 32 vyrobených podle předloženého vynálezu.31, 32 produced according to the present invention.

Tranzistor 30 je běžný svislý tranzistor skládající se z oblasti typu N tvořící kontakt emitorového pokovení 30E a oblasti typu P kontaktující pokovení báze 3OB. Tato oblast typu P je vytvořena v části substrátu. Dále je ve spodním povrchu vytvořena silně dotovaná oblast typu N, která kontaktuje spodní povrch M odpovídající kolektoru.Transistor 30 is a conventional vertical transistor consisting of a type N region forming an emitter metallization contact 30E and a type P contact region 3OB plating contact. This P-type region is formed in a portion of the substrate. Furthermore, a strongly doped N-type region is formed in the lower surface which contacts the lower surface M corresponding to the collector.

Tranzistory 30., 31 jsou vytvořeny v izolovaných oblastech substrátu.Transistors 30, 31 are formed in isolated regions of the substrate.

Tranzistor 31 je obdobný tranzistoru 30, ale na svém horním povrchu obsahuje dodatečnou silně dotovanou oblast N umístěnou naproti části oblasti typu N na dolním povrchu. Tato dodatečná oblast typu N je připojena k pokovení kolektoru 31C.The transistor 31 is similar to the transistor 30, but on its upper surface it comprises an additional strongly doped region N located opposite a portion of the N-type region on the lower surface. This additional N-type region is connected to the metallization of the collector 31C.

Tranzistor 32 je laterální tranzistor a skládá se z oblastí typu N tvořících kontakt pro pokovení emitoru 32E respektive pokovení kolektoru 32C a oblasti typu P tvořící kontakt pro pokovení báze 32B. Tranzistor 32 může tvořit prvek logického obvodu spojený s jedním nebo více výkonovými prvky.The transistor 32 is a lateral transistor and consists of the N-type contact forming regions for the emitter 32E and the collector 32C plating, respectively, and the P-type contact forming region for the base 32B plating. The transistor 32 may form a logic circuit element coupled to one or more power elements.

Obdobně představuje obr. 4a tři typy PNP tranzistorů 40, 41, 42, které mohou být vytvořeny podle předloženého vynálezu.Similarly, Figure 4a shows three types of PNP transistors 40, 41, 42 that may be formed in accordance with the present invention.

PNP tranzistor 40 je běžný výkonový tranzistor, jehož spodní povrch odpovídá pokovení M a který na horním povrchu substrátu obsahuje oblast typu P tvořící kontakt pro pokovení emitoru 40E a oblast typu N tvořící kontakt pro pokovení báze 4OB. Na spodním povrchu je vytvořena oblast typu P tvořící kontakt pro substrát. Tato oblast typu P přednostně kontaktuje izolační stěny.The PNP transistor 40 is a conventional power transistor whose lower surface corresponds to the metallization M and which comprises on the upper surface of the substrate a P-type contact forming region for emitter 40E and a N-type contact forming region for 4OB base plating. A P-type region forming a substrate contact is formed on the lower surface. This type P region preferably contacts the insulating walls.

Tranzistor 41 je vytvořen v izolované oblasti. Jeho konstrukce je obecně shodná se strukturou tranzistoru 40, avšak kolektorový kontakt 41C je proveden z horního povrchu laterální izolační stěny.The transistor 41 is formed in an isolated region. Its construction is generally identical to that of transistor 40, but the collector contact 41C is made from the upper surface of the lateral insulating wall.

Tranzistor 42, rovněž provedný v izolované části, je laterální tranzistor PNP doplňkový k laterálnímu NPN tranzistoru 32 popsanému výše.The transistor 42, also provided in the insulated portion, is a lateral PNP transistor complementary to the lateral NPN transistor 32 described above.

Prvky popsané na obr. 1-4 tedy představují prvky knihovny buněk výkonových nebo logických prvků, jenž mohou být sestaveny ve stejné vrstvě podle zamýšleného návrhu.Thus, the elements described in Figures 1-4 represent elements of a power or logic cell library that can be assembled on the same layer according to the intended design.

V závislosti na požadavcích mohou být vytvořeny výkonové prvky se společnou elektrodou nebo autonomní prvky v jedné nebo více izolovaných oblastech s elektrodami odlišnými od elektrod jiných prvků na stejném čipu.Depending on the requirements, common electrode power elements or autonomous elements may be provided in one or more insulated areas with electrodes different from the electrodes of other elements on the same chip.

Prvky na obrázcích 1-4 jsou samozřejmé pouze příklady použitelných základních prvků. V monolitických integrovaných výkonových strukturách podle vynálezu může být použit libovolný běžný výkonový prvek. Obborník v dané oblasti může například snadno transformovat tyristorové konstrukce, znázorněné na obr. 2, do triakových struktur a rovněž použít jako tyristory s řízenou anodou nebo katodou.The elements in Figures 1-4 are, of course, only examples of usable base elements. Any conventional power element can be used in the monolithic integrated power structures of the invention. A person skilled in the art can, for example, easily transform the thyristor structures shown in FIG. 2 into triac structures and also use them as controlled anode or cathode thyristors.

Pro zjednodušení nebyly popsány a znázorněny všechny alternativy. Zejména na obrázku 2a je vidět, že střední slabě dotovaná vrstva typu N není plně využita. Ve skutečnosti k ní může být připojena elektroda zvaná anodové hradlo. Výrobní postup se tím neztíží, protože tato vrstva je každopádně přístupná na horním povrchu. Pak může být každý tyristor řízen přes své katodové hradlo (není vyobrazeno) nebo přes toto anodové hradlo (není vyobrazeno).For simplicity, not all alternatives have been described and illustrated. In particular, in Figure 2a it can be seen that the medium weakly doped N-type layer is not fully utilized. In fact, it can be connected to an electrode called an anode gate. This does not complicate the manufacturing process since this layer is in any case accessible on the upper surface. Then, each thyristor can be controlled via its cathode gate (not shown) or through the anode gate (not shown).

Výše uvedený popis je účelově zjednodušen. V některých případech je možné a žádoucí rozmístit různé prvky v témže příkopu (s izolací nebo bez izolace spodního povrchu). Například dioda 11 může být umístěna do stejného příkopu jako tyristor 21.The above description is purposefully simplified. In some cases, it is possible and desirable to place different elements in the same ditch (with or without bottom surface insulation). For example, diode 11 may be placed in the same trench as thyristor 21.

Podle týchž pravidel mohou být v předkládaném vynálezu k integrovanému obvodu připojeny pasivní prvky jako odpory a kapacitory.According to the same rules, passive elements such as resistors and capacitors can be connected to the integrated circuit in the present invention.

Navíc není pokovení spodní plochy prvku, především navržené jako dobré tepelné spojení s chladičem, nutně připojeno k vnější svorce a může pouze tvořit vnitřní spojení základních prvků výkonových integrovaných obvodů. Pokovení může být také elektricky izolováno od struktury chladiče.Moreover, the metallization of the bottom surface of the element, particularly designed as a good thermal connection to the heatsink, is not necessarily connected to the outer terminal and can only form an internal connection of the base elements of the power integrated circuits. The metallization can also be electrically insulated from the heat sink structure.

Pouze jako příklad pro jasné předvedení širokých možností uplatnění předloženého vynálezu je na obr. 5 představen tranzistor IGBT vyrobený podle předloženého vynálezu ve formě autonomního prvku v izolované oblasti polovodičového plátku.By way of example only, to illustrate clearly the broad scope of application of the present invention, FIG. 5 illustrates an IGBT transistor manufactured in accordance with the present invention in the form of an autonomous element in the isolated region of a semiconductor wafer.

Obrázek 5 opět ukazuje běžnou strukturu tranzistoru IGBT včetně oblasti typu P na horním povrchu substrátu 1, v němž jsou vytvořeny oblasti typu N, dosahující do blízkosti okraje oblasti typu P tak, že definují oblasti, v nichž může být vytvořen kanál. Horní povrch těchto oblastí je izolován a pokryt pokovením hradla G. Pokovení kolektoru C tvoří kontakt s oblastmi typu N a střední přesycenou částí oblasti typu P. Oblast 5 typu P je také vytvořena ze spodního povrchu substrátu. V běžné struktuře oblast 5 typu P tvoří kontakt pro pokovení M spodního povrchu substrátu tvořícího emitor. Za účelem vytvoření autonomního prvku je mezi oblastí typu P a pokovením M vytvořena izolační vrstva 7 a prvek je obklopen izolační stěnou _6 typu P. Emitorové kontakty E jsou provedeny z horního povrchu této stěny.Figure 5 again shows the conventional structure of the IGBT, including the P-region on the upper surface of the substrate 1, in which N-regions are formed reaching the edge of the P-region so as to define the areas in which a channel can be formed. The upper surface of these areas is insulated and covered with the metallization of the G-gate. The plating of the collector C forms contact with the N-type regions and the central supersaturated portion of the P-type region. In a conventional structure, the P-type region 5 forms a contact for metallizing M of the lower surface of the emitter-forming substrate. In order to form an autonomous element, an insulating layer 7 is formed between the P-type region and the metallization M and the element is surrounded by the P-type insulating wall 6. Emitter contacts E are formed from the upper surface of the wall.

Zdůrazňujeme, že prostřednictvím předloženého vynálezu mohou být na jednom výkonovém integrovaném obvodu sloučeny prvky typu MOS a bipolární prvky.It is emphasized that by means of the present invention MOS and bipolar elements can be combined on one power integrated circuit.

Obrázky 6-9 ilustrují obecnou koncepci různých typů prvků, které mohou být moliticky vyrobeny a poskládány podle předloženého vynálezu.Figures 6-9 illustrate the general concept of various types of elements that can be molitically manufactured and assembled according to the present invention.

Jak je zachyceno na obrázku 6, obvyklé svislé prvky mohou být přímo vytvořeny v substrátu 1 typu N s povrchem potaženým pokovením, jenž u těchto různých svislých prvků odpovídá společné elektrodě.As shown in Figure 6, conventional vertical elements can be directly formed in a N-type substrate 1 with a metal-coated surface corresponding to a common electrode in these different vertical elements.

Jak je zachyceno na obrázku 7, může být první kategorie autonomních prvků vytvořena v izolované oblasti substrátu, přičemž tyto prvky mají na svém spodním povrchu aktivní vrstvu £ stejného typu vodivosti jako má substrát, avšak silněji dotovanou. Tato vrstva je od pokovení M spodního povrchu oddělena izolační vrstvou 7 a kontakt s touto vrstvou je tvořen dodatečnou silně dotovanou oblastí 3 vytvořenou na horním povrchu substrátu, mající stejný typ vodivosti jako substrát a alespoň částečně se překrývající s vrstvou 4.. V důsledku tloušťky substrátu samozřejmě bude existovat odpor mezi oblastmi 3, _4, proto je tato struktura přednostně vhodná pro prvky navržené pro vysoká napětí, avšak nikoliv pro vysoké proudové hustoty.As shown in Figure 7, the first category of autonomous elements may be formed in an isolated region of the substrate, the elements having on their lower surface an active layer 6 of the same type of conductivity as the substrate, but more heavily doped. This layer is separated from the metallization M of the lower surface by an insulating layer 7 and the contact with this layer is formed by an additional strongly doped area 3 formed on the upper surface of the substrate having the same conductivity type as the substrate and at least partially overlapping with the layer 4. of course, there will be resistance between regions 3,4, therefore this structure is preferably suitable for elements designed for high voltages but not for high current densities.

Jak je znázorněno na obrázku 8a, druhá kategorie autonomních prvků může být vytvořena v izolované oblasti substrátu. Tyto prvky mají na spodním povrchu aktivní vrstvu s vodivostí opačnou nežli je typ vodivosti substrátu. V takovém případě je kontakt proveden skrze izolační stěny _6. Protože tyto izolační stěny mohou být relativně velmi silně dotovány, takové prvky mohou být využity jako prvky pro vysoké výkony. V tomto případě má izolační vrstva 7 ležet pod dolním povrchem prvku a zaujímat prostor až k vnějším hranicím izolačních stěn.As shown in Figure 8a, a second category of autonomous elements may be formed in the isolated region of the substrate. These elements have an active layer on the lower surface with a conductivity opposite to that of the substrate. In such a case, the contact is made through the insulating walls 6. Since these insulating walls can be relatively very strongly doped, such elements can be used as high performance elements. In this case, the insulating layer 7 should lie below the lower surface of the element and occupy space up to the outer limits of the insulating walls.

Obr. 8b znázorňuje alternativní uspořádání, kde oblast P dolního povrchu má relativně velkou tloušťku odpovídající celé polovině tloušťky substrátu a je spojena s izolační stěnou vytvořenou z horního povrchu.Giant. 8b shows an alternative arrangement wherein the lower surface region P has a relatively large thickness corresponding to the entire half of the substrate thickness and is connected to an insulating wall formed from the upper surface.

Jak je znázorněno na obr.9, může být třetí kategorie autonomních prvků vytvořena v izolované části substrátu. Tyto prvky jsou navrženy tak, aby tvořily součástky logických obvodů vytvořených v příkopu 10 o opačném typu vodivosti nežli substrát.As shown in FIG. 9, a third category of autonomous elements may be formed in the isolated portion of the substrate. These elements are designed to form logic circuit components formed in the trench 10 of the opposite conductivity type to the substrate.

Jako příklad aplikace monolitické přípravy výkonových prvků podle předloženého vynálezu je dále uveden diodový můstek. Diodový můstek, znázorněný na obr. 10a, se skládá ze čtyř diod Dl - D4. Společná anoda diod D2, D4 tvoří záporný pól T můstku, společná katoda diodAn example of an application of the monolithic preparation of power elements according to the present invention is the diode bridge. The diode bridge shown in Fig. 10a consists of four diodes D1-D4. The common anode of the diodes D2, D4 forms the negative pole T of the bridge, the common cathode of the diodes

Dl a D3 tvoří kladný pól T+ můstku, uzly spojení diod Dl D2 a D3 - D4 tvoří odpovídající střídavé napájecí svorky TI, T2 můstku.D1 and D3 form the positive pole of the T + bridge, the junction nodes of the diodes D1 D2 and D3 - D4 form the corresponding AC power terminals T1, T2 of the bridge.

Obrázek 10b je příčný řez uspořádáním diodového můstku z obr. 10a podle předloženého vynálezu. Obr. 10c je horní pohled na diodový můstek. Obr. 10b je příčný řez podél čáry B-B z obrázku 10c.Figure 10b is a cross-sectional view of the diode bridge arrangement of Figure 10a according to the present invention. Giant. 10c is a top view of the diode bridge. Giant. 10b is a cross-section along line B-B of FIG. 10c.

Jak je zachyceno na obr. 10b a 10c, jsou diody Dl, D3 připojené ke katodě běžné svislé diody a obsahují oblast Pl typu P na horním povrchu slabě dotovaného substrátu typu N, dále na spodním povrchu oblast N2 typuAs shown in Figures 10b and 10c, the diodes D1, D3 are connected to the cathode of a conventional vertical diode and comprise a P-type region on the upper surface of a weakly doped N-type substrate, and a lower N2-type region on the lower surface.

N+, která tvoří kontakt pro spodní pokovení M (to odpovídá +N +, which makes contact to the bottom metallization M (corresponding to +

pokoveni T z obr. 10a) . Diody D2, D4 jsou vytvořeny v izolovaných částech substrátu oddělených od zbytku substrátu stěnou P3 typu P získanou hlubokými difúzemi z horního a dolního povrchu získanými pomocí běžných postupů. Spodní povrch těchto izolovaných částí a spodní povrch stěny P3 jsou chráněny vrstvou 7 z dielektrického materiálu, například oxidu křemíku. Každá z diod D2, D4 obsahuje na svém horním povrchu katodovou oblast N4 typu N+ vytvořenou v substrátu N. Tyto oblasti N4 se liší pro každou z diod D2 a D4. Na spodním povrchu tvoří oblast P5 typu P společnou anodu diod D2, D4. Kontakt pro anodu je vzat z pokovení T“. Pokovení TI spojuje oblast Pl s oblastí N4, zatímco pokovení T2 (viz obr. 10c) spojuje odpovídající oblast diody D3 s odpovídající oblastí diody D4 .plating T of Fig. 10a). The diodes D2, D4 are formed in isolated portions of the substrate separated from the rest of the substrate by a P-type wall P3 obtained by deep diffusions from the upper and lower surfaces obtained by conventional procedures. The lower surface of these insulated portions and the lower surface of the wall P3 are protected by a layer 7 of dielectric material, for example silicon oxide. Each of the diodes D2, D4 comprises on its upper surface a cathode region N4 of the N + type formed in the substrate N. These regions N4 differ for each of the diodes D2 and D4. On the lower surface, the P5 region P forms a common anode of the diodes D2, D4. The anode contact is taken from the T-plating. The plating T1 connects the region P1 with the region N4, while the plating T2 (see FIG. 10c) connects the corresponding region of the diode D3 with the corresponding region of the diode D4.

Na horním pohledu jsou ty oblasti, v nichž pokoveníAt the top are those areas in which the plating

TI, T2 tvoří kontakt pro pod nimi ležící polovodivé oblasti, označeny křížem. Ostatní části pokovení jsou vytvořeny na vrstvě oxidu.T1, T2 form a contact for the underlying semiconducting regions, indicated by a cross. The other parts of the plating are formed on the oxide layer.

Obrázek 11a ilustruje usměrňovači můstek se čtyřmi diodami Dl - D4 spojenými podle obrázku 10a.Figure 11a illustrates a rectifier bridge with four diodes D1-D4 coupled according to Figure 10a.

Pro ochranu diod v můstku a zejména prvků, jenž + sz z / mohou být připojeny ke svorkám T , T“, se obvykle používá dvoucestný ochraný prvek S, například dvojitá Shockleyho dioda (dynistor) umístěná mezi svorky TI, T2. Tento ochranný prvek umožňuje například ochranu proti blesku, který může udeřit do telefonního vedení, nebo proti přepětí způsobenému spojením telefonního vedení a síťového vedení.For the protection of diodes in the bridge and in particular of elements that + s z / can be connected to terminals T, T ', a two-way protection element S, for example a double Shockley diode (dynistor) located between terminals T1, T2, is usually used. This security element allows, for example, protection against lightning that can strike the telephone line or against overvoltages caused by the connection of the telephone line and the network line.

Obvod, který je znázorněn na obrázku 11a, pracuje při použití dvojité Shockleyho diody (dynistoru) jako ochranného prvku správně, avšak vyžaduje spojení několika diskrétních součástek: dvojité Shockleyho diody a usměrňovacího můstku. Můstek je také často vyráběn ve formě dvou křemíkových prvků, z nichž každá tvoří jednu větev můstku a které jsou společně zapouzdřeny.The circuit shown in Figure 11a operates correctly when using a double Shockley diode (dynistor) as a protective element, but requires several discrete components to be connected: the double Shockley diode and the rectifier bridge. The bridge is also often manufactured in the form of two silicon elements, each of which forms one bridge branch and which are encapsulated together.

Ukážeme, že předložený vynález umožňuje výrobu takového můstku, chráněného před přepětím nebo nadproudy, ve formě monolitické součástky.We will show that the present invention allows the production of such a bridge protected from overvoltage or overcurrent in the form of a monolithic component.

Předložený vynález je založen na analýze obvodu z obr.11a. Přihlašovatel upravil tento obvod tak, aby ho bylo možno vyrobit v monolitické formě. Zejména přihlašovatel navrhuje alternativní uspořádání obvodu z obr. 11a, jak je zachyceno na obrázcích 11b a 11c.The present invention is based on circuit analysis of FIG. 11a. The applicant has modified this circuit so that it can be manufactured in monolithic form. In particular, the Applicant proposes an alternative circuit arrangement of FIG. 11a as shown in FIGS. 11b and 11c.

V zapojení na obr.11b je dioda S nahrazena dvěma proti sobě zapojenými usměrňujícími Shockleyho diodamiIn the circuit of FIG. 11b, the diode S is replaced by two opposing rectifying Shockley diodes

51, S3 mezi svorkami TI, T2 a jejichž společná anoda je spojena se společnou katodou diod Dl, D3.51, S3 between terminals T1, T2 and whose common anode is connected to a common cathode of diodes D1, D3.

V zapojení na obr.11c je dioda S nahrazena dvěma proti sobě zapojenými usměrňujicimi Shockleyho diodamiIn the circuit of FIG. 11c, the diode S is replaced by two opposing rectifying Shockley diodes

52, S4 zapojenými mezi svorky TI, T2 a jejichž společná katoda je spojena se společnou anodou diod D2, D4.52, S4 connected between terminals T1, T2 and whose common cathode is connected to a common anode of diodes D2, D4.

Na obr.11b a 11c musí být diody Dl-Sl, resp.D2-S2, resp. D3-S3, resp. D4-S4, umístěny blízko sebe, protože navržené uspořádání, jak je uvedeno dále, ve formě monolitické součástky specificky propojuje diody se společnými svorkami.11b and 11c, the diodes D1-S1, D2-S2 and D2-S2 respectively have to be shown in FIGS. D3-S3, resp. D4-S4, located close to each other because the proposed arrangement, as shown below, in the form of a monolithic component specifically connects the diodes to the common terminals.

Součástka znázorněná na obr.12a a 12b, která realizuje zapojení z obr.11b, je vyrobena z nízkodopovaného křemíkového plátku 1 typu N. Jak je ukázáno na obr.12a a 12b. Jak ukazuje obr.12a a 12b, jsou Shockleyho diody Sl, S3 stejně jako diody Dl, D3 zapojeny antiparalelně a jsou umístěny vertikálně v levé části součástky.The component shown in Figs. 12a and 12b that realizes the wiring of Fig. 11b is made of a low-doped silicon wafer 1 of type N. As shown in Figs. 12a and 12b. As shown in Figs. 12a and 12b, the Shockley diodes S1, S3, as well as the diodes D1, D3, are connected in an anti-parallel manner and are located vertically in the left part of the component.

Levá část součástky zahrnuje dvě jámy 10, 11 typu P vytvářené na horním povrchu substrátu 1. Jedna polovina povrchu každého příkopu 10, 11 je tvořena N oblastí 12,The left part of the component comprises two P-type pits 10, 11 formed on the upper surface of the substrate 1. One half of the surface of each trench 10, 11 is formed by the N region 12,

13, která vytváří katodu Shockleyho diody Sl, S3. Oblasti 12, 13 jsou obvykle přerušeny tak, že části materiálu jam 10, 11 se rozšiřují proti sobě průchody v oblastech 12, 13 a tvoří tzv. emitorové zkraty. Pod oběma oblastmi 12, 13 jsou vytvořeny ze spodního povrchu substrátu P oblasti. Na obr.12a je viditelná pouze oblast 14 umístěná pod oblastí 12. Tyto P oblasti vytvářejí anody Shockleyho diod. Pod částí příkopů 10, 11, které nezahrnují N oblasti 12, 13, je ze spodního povrchu substrátu vytvořena N* oblast, z něhož je viditelná pouze oblast 16, odpovídající katodě diody Dl. N oblast 17, která je mnohem více dopována než substrát a leží pod oblastí 12 (a symetricky pod oblastí 13) na rozhraní oblasti 10 a substrátu 1, určuje průrazné napětí Shockleyho diod.13, which forms the cathode of the Shockley diode S1, S3. The regions 12, 13 are usually interrupted such that portions of the material of the pits 10, 11 extend against each other through the passages in the regions 12, 13 and form so-called emitter shorts. Under both regions 12, 13, regions P are formed from the lower surface of the substrate. In Figure 12a, only the region 14 located below the region 12 is visible. These P regions form Shockley diode anodes. Below a portion of the trenches 10, 11 that do not include the N regions 12, 13, an N * region is formed from the lower surface of the substrate, from which only the region 16 corresponding to the cathode of the diode D1 is visible. The N region 17, which is much more doped than the substrate and lies below region 12 (and symmetrically below region 13) at the interface of region 10 and substrate 1, determines the breakdown voltage of the Shockley diodes.

Diody D2, D4 jsou vytvořeny, jak je ukázáno, na pravé straně obr. 12a a 12b. Tyto diody jsou umístěny v izolovaných sekcích. V uspořádání na obr. 12 jsou izolované sekce vytvářeny hlubokou P difúzí 18 od horního povrchu a spojující se s hlubokou P difúzí 20, která je vytvářena od spodního povrchu. Tyto P difúze 18, 20 vymezují v substrátu dva příkopy 22, 23 typu N, uvnitř kterých jsou vytvořeny přesycené N+ oblasti 24, 25. Přechod' mezi příkopem N typu 22 a P difúzemi 18, 20 odpovídá přechodu diody D2, a přechod mezi příkopem 23 typu N a difúzemi 18., 20 typu P odpovídá diodě D4.Diodes D2, D4 are formed as shown on the right side of Figs. 12a and 12b. These diodes are located in isolated sections. In the arrangement of Fig. 12, the isolated sections are formed by deep P diffusion 18 from the upper surface and joining with deep P diffusion 20 which is formed from the lower surface. These P diffusions 18, 20 define in the substrate two N-type trenches 22, 23 within which the N + regions 24, 25 are formed. The transition between the N-type trench 22 and the P-type diffusers 18, 20 corresponds to the D2 transition, and the D-type ditch 23 and the P-type diffusers 18, 20 correspond to the diode D4.

Spodní povrch hluboké P difúze 20 je pokryt izolační vrstvou - obvykle oxid křemíku - 26. Obdobně je horní povrch součástky pokryt vrstvou oxidu křemíku 27 odleptané v místech, kde je potřebné vytvořit kontakty mezi oblastmi součástky a metalizacemi.The lower surface of the deep P diffusion 20 is covered with an insulating layer - usually silicon oxide - 26. Similarly, the upper surface of the component is covered with a layer of silicon oxide 27 etched at locations where it is necessary to make contact between the component areas and metallizations.

Spodní povrch součástky je rovnoměrně pokryt metalizací odpovídající svorce T+ zapojení na obr. 11b. V pohledu zeshora je obrys metalizace vyznačen tečkovanými čárami na obr.12b. První metalizace odpovídající střídavé napájecí svorce TI spojuje horní povrch N oblasti 12 jámy 10 a N+ oblasti 24. Druhá metalizace T2 odpovídající druhé střídavé napájecí svorce T2 leží symetricky na vrstvě 13 příkopu 11 a horním povrchu N+ oblasti 2J5. Horní povrch oblasti 18 hluboké P difúze je pokryt metalizací odpovídající svorce T“.The lower surface of the component is uniformly covered by metallization corresponding to the T + terminal of the wiring in Fig. 11b. In the top view, the outline of the metallization is indicated by the dotted lines in Fig. 12b. The first metallization corresponding to the AC power terminal T1 connects the upper surface N of the area 12 of the pit 10 and the N + area 24. The second metallization T2 corresponding to the second AC power terminal T2 lies symmetrically on the layer 13 of the ditch 11 and the upper surface N + of the area 25. The upper surface of the deep P diffusion region 18 is covered by metallization corresponding to terminal T '.

Aby bylo možno vyrobit monolitickou součástku odpovídající zapojení na obr. 11c, v obrázcích 12a a 12b je třeba invertovat všechny typy vodivostí všech vrstev. Prakticky je z techologických důvodů často výhodnější vyrobit monolitickou součástku na bázi polovodičového substrátu N typu.In order to produce the monolithic component corresponding to the wiring in Fig. 11c, in Figures 12a and 12b it is necessary to invert all types of conductivity of all layers. In practice, for reasons of technology it is often preferable to produce a monolithic component based on a N-type semiconductor substrate.

Obr.13a a 13b znázorňují řez a pohled shora na uspořádání monolitické součástky podle vynálezu odpovídajícího zapojení na obr. 11c. Součástka je vytvořena na substrátu N typu označeném 1, jako dříve. Diody S2, D2, S4, S4 jsou umístěny v pravé části obr. a diody Dl, D3 v levé části.Figures 13a and 13b show a cross-section and a top view of the arrangement of the monolithic component according to the invention corresponding to the arrangement in Figure 11c. The component is formed on a N-type substrate designated 1, as before. The diodes S2, D2, S4, S4 are located on the right side of the figure and the diodes D1, D3 on the left side.

Celá součástka je obklopena stěnou 30 typu P tvořené přechodem mezi stoupající difúzí a klesající difúzí, které jsou vytvářeny od dolního resp. horního povrchu. Současně je vytvořena centrální stěna 31 rozdělující plátek na dvě části. Navíc hráz 32 (viz obr.13b) odděluje oblasti, kde jsou vytvořeny diody D2-S2, D4-S4.The entire component is surrounded by a P-type wall 30 formed by the transition between the rising diffusion and the falling diffusion, which are formed from the lower and lower diffusion respectively. upper surface. At the same time, a central wall 31 dividing the wafer into two parts is provided. In addition, the dam 32 (see FIG. 13b) separates the regions where D2-S2, D4-S4 are formed.

Shockleyho dioda S2 viditelná v řezu na obr.13a obsahuje od horního povrchu P anodovou oblast 40 substrátu, substrát N typu a P oblast 42 vytvořenou ze spodního povrchu, ve které je vytvořena N oblast 44 obdobně jako oblast 12 obr. 12 s emitorovými zkraty. N+ oblast 46 je vytvořena na rozhraní P oblasti 42 a substrátu N typu a slouží k nastavení spouštěcí úrovně Shockleyho diody.The shockley diode S2 visible in section in FIG. 13a comprises from the top surface P an anode region 40 of the substrate, a N type substrate, and a P region 42 formed from a bottom surface in which the N region 44 is formed similarly to the region 12 of FIG. The N + region 46 is formed at the interface of the P region 42 and the N type substrate and serves to adjust the trigger level of the Shockley diode.

Dioda D2 obsahuje od spodního povrchu N+ oblast 50 sousedící s oblastí 40 a tvořící katodu diody D2. Dále zahrnuje substrát N typu a rozšíření P oblasti 42 tvořící anodu.The diode D2 comprises from the lower surface N + a region 50 adjacent to the region 40 and forming the cathode of the diode D2. It further comprises a N type substrate and an extension of the P region 42 forming the anode.

Diody S4, D4 jsou identické s diodami S2, D2, které jsou ukázány v pohledu shora na obr. 13b a kde jsou ukázány i oblasti 40, 550.The diodes S4, D4 are identical to the diodes S2, D2, which are shown in the top view of Fig. 13b and where the regions 40, 550 are shown.

Diody Dl, D3 jsou vytvořeny v levé části obr. 13b, která je tvořena izolační stěnou 30, 31. Na horním povrchu substrátu jsou vytvořeny P oblasti 52, 53 odpovídající anodám diod Dl resp. D3 a N+ oblastí 54 odpovídající společným katodám diod Dl D3. Spodní povrch jámy je vymezen izolační stěnou 30, 31 pokrytou izolační vrstvou 55.The diodes D1, D3 are formed in the left part of FIG. 13b, which is formed by an insulating wall 30, 31. On the upper surface of the substrate, P regions 52, 53 corresponding to the anodes of the diodes D1 and D2 are formed. D3 and N + regions 54 corresponding to the common cathodes of the diodes D1 and D3. The bottom surface of the pit is defined by an insulating wall 30, 31 covered with an insulating layer 55.

Metalizace je vytvořena na spodním povrchu a odpovídá svorce T na obr. 11c. Metalizace je vytvořena na N+ oblasti 554 a odpovídá svorce T+. Metalizace odpovídající svorce TI pokrývá P oblast 52, N+ oblast 50 a P oblast 40. Metalizace odpovídající svorce T2 pokrývá oblasti 553, 51, 41.The metallization is formed on the bottom surface and corresponds to terminal T in Fig. 11c. The metallization is formed on the N + region 554 and corresponds to the T + terminal. The metallization corresponding to terminal T1 covers P region 52, N + region 50 and P region 40. Metallization corresponding to terminal T2 covers region 553, 51, 41.

Odborníkům v oboru je jasné, že pohledy shora na obr.12b a 13b jsou pouze ilustrativní. Tyto pohledy shora jsou schematické a odborník může volit různé jiné tvary zvláště při volbě aktivních oblastí různých prvků součástky, aby bylo docíleno žádané funkce.Those skilled in the art will recognize that the top views of Figs. 12b and 13b are illustrative only. These top views are schematic and one of ordinary skill in the art can select various other shapes, particularly when selecting the active regions of the various elements of the component, in order to achieve the desired function.

Z druhé strany tento vynález poskytuje součástku, rovněž realizovanou v monolitické formě, schopné vytvořit usměrňovači můstek chráněný proti napěťovému a proudovému přetížení.On the other hand, the present invention provides a component, also realized in a monolithic form, capable of providing a rectifier bridge protected against voltage and current overload.

Obr.14a znázorňuje schéma zapojení zajišťujícího takovéto funkce. Shockleyho diody odpovídají tyristorům s řídícími hradly připojenými ke svorce T a spojenými přes odpor R k přechodu katod těchto tyristorů a k přechodu diod D2, D4. Tedy součástky S2, S4 mohou fungovat buď jako Shockleyho diody, jak bylo dříve popsáno, v případě přepětí nebo jako tyristory, jestliže proud odporem R tj. proud v usměrňcvacím můstku překročí nastavenou mez.Fig. 14a shows a circuit diagram providing such functions. Shockley diodes correspond to thyristors with control gates connected to terminal T and connected via resistor R to the cathode transition of these thyristors and to the transition of diodes D2, D4. Thus, the components S2, S4 can function either as Shockley diodes, as previously described, in the case of overvoltage, or as thyristors if the current through the resistor R, i.e. the current in the rectifier bridge exceeds the set limit.

Obr. 14b a 14c ukazují řez a pohled shora na monolitickou součástku odvozenou ze součástky na obr.13a a 13b a umožňující vytvoření zapojení na obr.14a. Tato součástka nalevo od od čáry a-a je identická se součástkou ukázanou na obr.13a a 13b vyjma připojení metalizace na spodním povrchu. Stejné prvky jsou označeny stejnými vztahovými značkami a levá část obr.14b a 14c nebude znovu popisována.Giant. 14b and 14c show a cross-section and a top view of the monolithic component derived from the component of Figs. This component to the left of the line a-a is identical to the component shown in Figures 13a and 13b except for the metallization attachment on the lower surface. 14b and 14c will not be described again.

V pravé části součástky na obr. 14b a 14c na dolní straně je vrstva 42 prodloužena stejně jako metalizace spodního povrchu. Na horní straně jsou dodatečné P oblasti 60 a 61 a nepřipojená P oblast 40 rozšířeny ,k P stěně 30. N oblasti 62, 63 jsou vymezeny v oblastech 60_, 61.14b and 14c on the lower side, the layer 42 is extended as well as the metallization of the lower surface. On the upper side, the additional P areas 60 and 61 and the unattached P area 40 are extended to the P wall 30. The N areas 62, 63 are delimited in the areas 60, 61.

Metalizace spojená se svorkou Τ' připojuje P oblasti 60, 61 na straně těchto oblastí protilehlé ke stěně 30 a N difúze 62, 63 umístěné mezi touto metalizací a stěnou 30. Takže spodní povrch součástky, který dříve tvořil svorku Tý, je v tomto případě spojen se svorkou Tý skrz stěnu 30 a protažené odpory s hodnotami 2R umístěnými pod N difúzemi 62, 63. Dodatečná metalizace 64 nepřipojená k vnější svorce je vytvořena horním povrchem stěny 30 a oblastí 62, 63. Při normální činnosti jsou paralelní odpory připojeny mezi vstupní svorku můstku a výstupní svorku T můstku.The metallization associated with the terminal Τ 'connects the P regions 60, 61 on the side of these regions opposite the wall 30 and the N diffusion 62, 63 located between this metallization and the wall 30. Thus, the lower surface of the component that previously formed the terminal T1 is with terminal T thru wall 30 and elongated resistors with 2R values below N diffusions 62, 63. The additional metallization 64 not connected to the outer terminal is formed by the top surface of wall 30 and areas 62, 63. In normal operation, parallel resistors are connected between the bridge input terminal and bridge output terminal T.

Když se objeví přepětí a např. uvede Shockleyho diodu S2 do vodivého stavu, je toto přepětí odvedeno diodami S2 a D4 po dráze zahrnující metalizaci TI, P oblast 4_0z substrát N typu, P oblast 42, N oblast 44, metalizaci spodního povrchu, P oblast 42., substrát 1, a anodovou oblast 51 diody D4 spojenou s metalizaci T2. Tato dráha není ukázána na průřezu na obr.14b podle čáry B-B na obr.14c protože se týká dolní části pohledu shora na obr.14c.When an overvoltage occurs and, for example, puts a Shockley diode S2 in a conductive state, this overvoltage is dissipated by diodes S2 and D4 along a path comprising metallization T1, P region 40 from N type substrate, P region 42, N region 44, bottom surface metallization, P region 42, substrate 1, and anode region 51 of diode D4 associated with metallization T2. This track is not shown in the cross-section of FIG. 14b along the line BB in FIG. 14c because it relates to the lower portion of the top view of FIG. 14c.

Nyní za předpokladu, že při normální činnosti usměrňovacího můstku D1-D4 se objeví proudové přetížení a přitom proud protéká mezi svorkami TI, Tj diodou D2, znamená to, že proud teče po dráze od metalizace, oblast 50, substrát 1, oblast 42, spodní metalizace, stěnu 30, a metalizace Tj. Mezi stěnou 30 a metalizaci Tj je proud rozdělen do dvou částí: jedna část prochází vrstvou 60 pod oblastí 62 a druhá část prochází vrstvou 61 pod vrstvou 63. Obě dráhy mají stejný odpor roven 2R. Výsledný ekvivalentní odpor je roven R. Když proud v odporu pod difundovanými oblastmi 62, 63 překročí nastavenou hodnotu a napěťový spád na tomto odporu překročí 0,7 V, potom PN přechody 60-62, 61-63 začnou vést. Přechod 61-63 je částí tyristorů, ve kterém je katoda tvořena N oblastí 63, řídící katodová elektroda P oblastí 61, baze substrátem a anoda P oblastí 40 nebo 41. Potom tento tyristor začne vést a náboj je injektován do substrátu 1, čímž spustí vertikální Shockleyho dioda S4. Nadbytečný proud je sveden Shockleyho diodou S4 a diodou D4 po dráze, která není viditelná na řezu na obr.14b.Now assuming that in normal operation of the rectifier bridge D1-D4 current overload occurs and current flows between terminals T1, Tj through diode D2, this means that the current flows along the path from metallization, region 50, substrate 1, region 42, lower metallization, wall 30, and metallization Tj. Between the wall 30 and the metallization T1, the current is divided into two parts: one part passing through layer 60 below region 62 and the other part passing through layer 61 below layer 63. Both paths have the same resistance equal to 2R. The resulting equivalent resistance is equal to R. When the current in the resistor below the diffused areas 62, 63 exceeds the set value and the voltage drop across that resistor exceeds 0.7 V, then PN transitions 60-62, 61-63 begin to conduct. The junction 61-63 is part of a thyristor in which the cathode is formed by the N region 63, the cathode control electrode P region 61, the base substrate and the anode P region 40 or 41. Then the thyristor starts to guide and charge is injected into the substrate 1 Shockley diode S4. The excess current is led through the Shockley diode S4 and the diode D4 along a path not visible in the cross-section of FIG. 14b.

Výše popsaný případ odpovídá situaci, kdy se proudové přetížení objeví v okamžiku, kdy je svorka T2 kladnější než svorka TI. V tomto případě se zkrat objeví, jakmile diody D4, S4 vedou, jak bylo ukázáno dříve. Jestliže svorka TI je mnohem kladnější než svorka T2, stejný mechanismus otevře Shockleyho diodu S2 a zkrat je vytvořen diodami D4, S2.The case described above corresponds to a situation where current overload occurs when terminal T2 is more positive than terminal T1. In this case, the short-circuit will occur as soon as the diodes D4, S4 lead as shown above. If terminal T1 is much more positive than terminal T2, the same mechanism opens the Shockley diode S2 and the short circuit is formed by diodes D4, S2.

Ve výše uvedeném případě je navíc odpor R (tvořený dvěma odpory 2R spojenými paralelně) integrován. Je možné použít externí odpor a mít tím možnost nastavení spouštěcí úrovně ochranného odporu.In the above case, in addition, the resistor R (formed by two resistors 2R connected in parallel) is integrated. It is possible to use an external resistor to set the trigger level of the protective resistor.

Jak je patrno pro odborníky, mohou být vytvořeny různé modifikace k výše zmíněným uspořádáním. Např. přechod diod S2, £34, D2, D4 (obr. líc) nebo přechod diodAs will be appreciated by those skilled in the art, various modifications may be made to the above arrangements. E.g. diode transition S2,? 34, D2, D4 (FIG. 11c) or diode transition

51, 53, Dl, D3 (obr. 11b) může být připojen k vnější svorce přes dodatečnou diodu zapojenou antiparalelně s dodatečnou Shockleyho diodou k zajištění ochrany vůči referenčnímu napětí např. zemi. Přednostním řešením je v případě zapojení na obr.12b zopakovat vertikální strukturu obsahující sestavu Sl-Dl nebo sestavu S3-D3 a v případě uspořádání na obr.13b zopakovat vertikální strukturu včetně sestavy S2-D2 nebo S4-D4.51, 53, D1, D3 (Fig. 11b) can be connected to an external terminal through an additional diode connected in parallel to the additional Shockley diode to provide protection against a reference voltage, e.g. ground. The preferred solution is to repeat the vertical structure including the S1-D1 assembly or the S3-D3 assembly in the case of Figure 12b, and the vertical structure including the S2-D2 or S4-D4 assembly in the embodiment of Figure 13b.

Toto jsou ilustrativní příklady z mnoha možností, které existují v návrhu vysokonapěťových výkonových integrovaných obvodů podle vynálezu, který dovoluje výrobu autonomních výkonových součástek v izolovaných sekcích substrátu.These are illustrative examples of the many possibilities that exist in the design of the high voltage power integrated circuits of the invention, which allows the production of autonomous power components in isolated sections of the substrate.

Je-li takto popsáno alespoň jedno ilustrativní uspořádání vynálezu, mohou být ihned odborníkům patrnéIf at least one illustrative embodiment of the invention is thus described, it will be readily apparent to those skilled in the art

- 25 různé varianty, modifikace a vylepšení. Takové varianty, modifikace a vylepšení jsou zahrnuty v duchu a obsahu tohoto vynálezu. Dle toho je předešlý popis pouze uvedením příkladu a nelze být chápán jako omezující. Vynález je omezen jen tak, jak je definováno v následujících nárocích a jejich ekvivalentech.- 25 different variants, modifications and improvements. Such variations, modifications and improvements are within the spirit and content of the invention. Accordingly, the foregoing description is merely an example and should not be construed as limiting. The invention is limited only as defined in the following claims and their equivalents.

Claims (16)

1. Monolitická sestava polovodičových součástek, nízkodotovaného polovodivého vodivosti mající horní povrch a povrch je rovnoměrně pokryt metalizací, vyznačující se tím, že alespoň některé ze součástek, tzv. autonomní součástky, jsou vytvořeny v izolovaných sekcích substrátu, jejichž laterální izolace je opatřena difundovanou stěnou (6) druhého typu vodivosti a jejichž spodní část je izolována dielektrickou vrstvou (7) umístěnou mezi spodní povrch substrátu a metalizací (M).A monolithic assembly of semiconductor devices, low-dot semiconductive conductivity having an upper surface and a surface evenly covered by metallization, characterized in that at least some of the components, so-called autonomous components, are formed in insulated substrate sections whose lateral insulation is provided with a diffused wall ( 6) of the second type of conductivity and whose lower part is insulated by a dielectric layer (7) located between the lower surface of the substrate and the metallization (M). 2. Monolitická sestava podle nároku 1, vyznačující se tím, že je-li polovodivá oblast spodního povrchu autonomní součástky prvního typu vodivosti, je přesycená oblast prvního typu vodivosti vytvořena na dolním povrchu proti alespoň části přesycené oblasti spodního povrchu, přičemž přesycená oblast prvního vodivého typu, ze které je vyveden kontakt, je vytvořena na horním povrchu.The monolithic assembly of claim 1, wherein, when the semiconductive region of the lower surface of the autonomous component of the first conductivity type is present, the supersaturated region of the first conductivity type is formed on the lower surface against at least a portion of the supersaturated region of the lower surface. from which the contact is made is formed on the upper surface. 3. Monolitická sestava podle nároku 1, vyznačující se tím, že je-li polovodivá oblast na spodním povrchu autonomní součástky druhého typu vodivosti a rozkládá se tato oblast bočně až k izolační stěně, přičemž je kontakt vyveden z horního povrchu izolační stěny, rozkládá se dielektrická vrstva pod spodní povrch izolační stěny.Monolithic assembly according to claim 1, characterized in that if the semiconducting area is on the lower surface of the autonomous component of the second conductivity type and extends laterally up to the insulating wall, the contact extending from the upper surface of the insulating wall, the dielectric extends layer under the bottom surface of the insulating wall. 4. Monolitická sestava podle nároku 1, vyznačující se tím, že obsahuje alespoň jednu izolovanou sekci, v níž jsou vytvořeny logické součástky.Monolithic assembly according to claim 1, characterized in that it comprises at least one insulated section in which the logical components are formed. - 27 'pity ty -9C- 27 'pits -9C 5. Monolitická sestava podle kteréhokoliv nároku 1 až 4, vyznačující se tím, že první typ vodivosti je N.Monolithic assembly according to any one of claims 1 to 4, characterized in that the first type of conductivity is N. 6. Monolitická sestava podle nároku 1, vyznačující se tím, že tvoří monolitický diodový můstek, zahrnující v substrátu prvního typu vodivosti dvě první vertikální diody (Dl, D2), jejichž společné katody odpovídají metalizaci spodního povrchu, a v izolované sekci substrátu oddělené od zbytku substrátu izolační stěnou (63) druhého typu vodivosti dvě vertikální diody (D3, D4), jejichž společné anody odpovídají vrstvě druhého typu vodivosti vytvořené na spodním povrchu, jejichž kontakt je vyveden z horního povrchu přes izolační stěnu (63), přičemž část spodního povrchu diod (D3, D4) je povlečena izolační vrstvou umístěnou mezi polovodivý plátek a metalizaci spodního povrchu.Monolithic assembly according to claim 1, characterized in that it forms a monolithic diode bridge comprising in the substrate of the first conductivity type two first vertical diodes (D1, D2) whose common cathodes correspond to the metallization of the lower surface, and in an isolated section of the substrate separated from the remainder two vertical diodes (D3, D4) whose common anodes correspond to a layer of the second conductivity type formed on the lower surface, the contact of which is led from the upper surface through the insulating wall (63), wherein part of the lower surface of the diodes (D3, D4) is coated with an insulating layer positioned between the semiconductive wafer and the metallization of the bottom surface. 7. Monolitická sestava podle nároku 1, tvořící chráněný usměrňovači můstek obsahující:The monolithic assembly of claim 1, forming a protected rectifier bridge comprising: první a druhý pár (Dl, D3, D2, D4) proti sobě zapojených diod mezi střídavé napájecí svorky (TI, T2), přechody mezi diodami každého páru diod vytvářející stejnosměrné napájecí svorky (T+, T) a dvě proti sobě zapojené Shockleyho diody (Sl, S3, S2, S4) antiparalelně s diodami prvního páru diod, vyznačující se tím, žefirst and second pairs (D1, D3, D2, D4) of opposing diodes between the AC power terminals (T1, T2), the diode transitions of each pair of diodes forming DC power terminals (T + , T), and two opposing Shockley diodes (S1, S3, S2, S4) antiparallel to the diodes of the first pair of diodes, characterized in that Shockleyho diody a první pár diod jsou umístěny vertikálně v polovodičovém substrátu, jehož horní povrch obsahuje dvě první metalizace vytvářející střídavé napájecí svorky (TI, T2) a jehož spodní povrch obsahuje třetí metalizaci vytvářející stejnosměrnou napájecí svorku (T) odpovídající přechodu prvních dvou diod, a γ/ “y druhý pár diod je umístěn v izolované sekci mezi čtvrtou metalizací vytvářející stejnosměrnou napájecí svorku (T+) a každou metalizací vytvářející střídavou napájecí svorku.The Shockley diodes and the first pair of diodes are positioned vertically in a semiconductor substrate, the upper surface of which comprises two first metallizations forming AC power terminals (T1, T2) and whose lower surface comprises a third metallization forming a DC power terminal (T) corresponding to the first two diodes transition; γ / “y the second pair of diodes is located in an isolated section between the fourth metallization forming a DC power terminal (T + ) and each metallization forming an AC power terminal. 8. Monolitická sestava podle nároku 7, vytvořená v substrátu vodivosti prvního typu, který má horní a dolní povrch, vyznačující se tím, že zahrnuje:The monolithic assembly of claim 7, formed in a conductivity substrate of a first type having an upper and a lower surface, comprising: na horním povrchu dvě první oblasti s vodivostí druhého typu (10, 11), ve kterých jsou vytvořeny dvě druhé oblasti s vodivostí prvního typu (12, 13), na dolním povrchu dvě třetí oblasti s vodivostí druhého typu (14) umístěné pod druhými oblastmi a dvě čtvrté oblasti s vodivostí prvního typu (16) umístěné pod částmi prvních oblastí, které neobsahují druhé oblasti, dvě jámy s vodivostí prvního typu (22, 23) vymezené izolačními stěnami (18, 20) s vodivostí druhého typu rozkládající se přes celý substrát, první metalizací (TI), která je v kontaktu s povrchem jedné z prvních oblastí, odpovídající druhé oblasti a jámy, druhou metalizací (T2), která je v kontaktu s povrchu další první oblasti, další odpovídající druhé oblasti a další jámy, třetí metalizací (T+), která je v kontaktu s horním povrchem izolační stěny, a čtvrtou metalizací (Τ'), která je v kontaktu se spodním povrchem substrátu kromě izolační stěny a oblasti vymezené stěnou.on the upper surface, two first conductive regions of the second type (10, 11) in which two second conductive regions of the first type (12, 13) are formed, on the lower surface two third conductive regions of the second type (14) located below the second regions and two fourth conductive regions of the first type (16) located below portions of the first regions not containing the second regions, two pits of conductivity of the first type (22, 23) delimited by insulating walls (18, 20) of conductivity of the second type extending over the entire substrate , a first metallization (T1) that is in contact with the surface of one of the first regions corresponding to the second region and the pit, a second metallization (T2) that is in contact with the surface of another first region, the next corresponding second region and the other pit, the third metallization (T + ), which is in contact with the upper surface of the insulating wall, and a fourth metallization (Τ '), which is in contact with the lower surface of the substrate except iso walls and areas defined by the wall. 9. Monolitická sestava podle nároku 8, vyznačující se tím, že druhé oblasti jsou nespojité.The monolithic assembly of claim 8, wherein the second regions are discontinuous. ~/>lS <7 - 29~ /> lS <7-29 10. Monolitická sestava podle nároku 8, vyznačující se tím, že dolní část izolační steny je tvořena oblastí (20) rozkládající se pod příkopy.Monolithic assembly according to claim 8, characterized in that the lower part of the insulating wall is formed by a region (20) extending below the trenches. 11. Monolitická sestava podle nároku 8, vyznačující se tím, že čtvrtá metalizace pokrývá celý dolní povrch součástky, přičemž spodní povrch izolační stěny a povrch tím vymezené oblasti je pokryt izolační vrstvou, jako oxidem křemíku.The monolithic assembly of claim 8, wherein the fourth metallization covers the entire lower surface of the component, wherein the lower surface of the insulating wall and the surface of the defined area is covered with an insulating layer, such as silicon oxide. 12. Monolitická sestava podle nároku 7, vytvořená v substrátu s vodivostí prvního typu majícího horní povrch a dolní povrch, vyznačující se tím, že obsahuje:A monolithic assembly according to claim 7, formed in a substrate of conductivity of the first type having an upper surface and a lower surface, characterized in that it comprises: první, druhou a třetí část substrátu vymezené izolačními stěnami (30, 31, 32) s vodivostí druhého typu, na straně horního povrchu první oblast s vodivostí druhého typu (40, 41) v každé první a druhé části, na straně dolního povrchu v každé první a druhé části druhou oblast (42) s vodivostí druhého typu, ve které jsou vytvořeny pod každou z prvních dvou oblastí dvě třetí oblasti (44) s vodivostí prvního typu, v třetí části dvě čtvrté oblasti (52, 53) s vodivostí druhého typu, první metalizaci (TI), která je v kontaktu s horním povrchem první části první odpovídající oblasti a čtvrté oblasti, druhou metalizaci (T2), která je v kontaktu s horním povrchem druhé části první odpovídající oblasti a další čtvrté oblasti, třetí metalizaci, která je v kontaktu s horním povrchem třetí části, a čtvrtou metalizaci, která je v kontaktu s dolním povrchem součástky, vyjma oblasti odpovídající třetí části.first, second and third substrate portions delimited by second type conductive insulating walls (30, 31, 32), on the upper surface side, a first second type conductivity area (40, 41) in each first and second portions, on the lower surface side in each first and second portions of a second conductivity region (42) of the second type, in which two third conductivity regions (44) of the first type are formed under each of the first two regions, in the third portion two fourth conductivity regions (52, 53) of the second type , a first metallization (T1) that is in contact with an upper surface of the first portion of the first corresponding region and a fourth region, a second metallization (T2) that is in contact with the upper surface of the second portion of the first corresponding region, and a fourth region, a third metallization is in contact with the upper surface of the third portion, and a fourth metallization that is in contact with the lower surface of the component except for the region corresponding to the third portion. PrEx - 30- 30 13. Monolitická sestava podle nároku 12, vyznačující se tím, že třetí oblasti jsou nespojité.The monolithic assembly of claim 12, wherein the third regions are discontinuous. 14. Monolitická sestava podle nároku 12, vyznačující se tím, že kontakty s oblastmi prvních, druhých a třetích částí horního povrchu substrátu jsou zajištěny pomocí přesycených oblastí s vodivostí prvního typu.The monolithic assembly of claim 12, wherein the contacts with the regions of the first, second and third portions of the upper surface of the substrate are provided by the supersaturated regions of conductivity of the first type. 15. Monolitická sestava podle kteréhokoliv nároku 7 až 14, vyznačující se tím, že dále obsahuje spouštěcí prostředky, které jsou aktivní při proudovém přetížení.The monolithic assembly of any one of claims 7 to 14, further comprising triggering means that are active in current overload. 16. Monolitická sestava podle nároku 15 s přiřazením nároku 12, vyznačující se tím, že obsahuje:A monolithic assembly according to claim 15, with the assignment of claim 12, comprising: páté oblasti (60, 61) s vodivostí druhého typu sousedící s prvními oblastmi (40, 41), které jsou v kontaktu s izolační stěnou a zahrnují každá šestou oblast (62, 63) s vodivostí prvního typu rozdělující páté oblasti na dvě části, pátou metalizaci, která je v kontaktu s částí páté oblasti, která je umístěna mimo izolační stěnu, a šestou metalizaci, která je v kontaktu s izolační stěnou a šestými oblastmi.fifth regions (60, 61) of the second type conductivity adjacent to the first regions (40, 41) in contact with the insulating wall and comprise each sixth region (62, 63) of the first type conducting dividing the fifth regions into two parts, the fifth metallization that is in contact with a portion of the fifth area that is located outside the insulating wall and a sixth metallization that is in contact with the insulating wall and the sixth areas.
CZ19969A 1994-12-30 1996-01-02 Monolithic assembly CZ290986B6 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9416011A FR2729008B1 (en) 1994-12-30 1994-12-30 INTEGRATED POWER CIRCUIT

Publications (2)

Publication Number Publication Date
CZ996A3 true CZ996A3 (en) 1997-07-16
CZ290986B6 CZ290986B6 (en) 2002-11-13

Family

ID=9470525

Family Applications (1)

Application Number Title Priority Date Filing Date
CZ19969A CZ290986B6 (en) 1994-12-30 1996-01-02 Monolithic assembly

Country Status (12)

Country Link
US (3) US6075277A (en)
EP (1) EP0721218B1 (en)
JP (1) JP2671886B2 (en)
KR (1) KR100197912B1 (en)
CN (1) CN1051643C (en)
AT (1) ATE206246T1 (en)
CA (1) CA2166228C (en)
CZ (1) CZ290986B6 (en)
DE (1) DE69522920T2 (en)
FR (1) FR2729008B1 (en)
PL (1) PL177994B1 (en)
TW (1) TW290714B (en)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411155B2 (en) 1994-12-30 2002-06-25 Sgs-Thomson Microelectronics S.A. Power integrated circuit
FR2729008B1 (en) 1994-12-30 1997-03-21 Sgs Thomson Microelectronics INTEGRATED POWER CIRCUIT
FR2753006B1 (en) * 1996-08-27 1998-11-27 Sgs Thomson Microelectronics MONOLITHIC PROTECTED RECTIFIER BRIDGE
FR2764112B1 (en) * 1997-05-28 1999-08-13 Sgs Thomson Microelectronics INSULATION WALL BETWEEN POWER COMPONENTS
DE19842882A1 (en) * 1998-09-18 2000-03-30 Siemens Ag Method for producing a doping region
FR2773265B1 (en) * 1997-12-30 2000-03-10 Sgs Thomson Microelectronics SUBSCRIBER INTERFACE PROTECTION CIRCUIT
US6104045A (en) * 1998-05-13 2000-08-15 Micron Technology, Inc. High density planar SRAM cell using bipolar latch-up and gated diode breakdown
FR2783353A1 (en) * 1998-09-16 2000-03-17 St Microelectronics Sa INSULATION WALL BETWEEN POWER COMPONENTS
FR2800513B1 (en) 1999-11-03 2002-03-29 St Microelectronics Sa POWER COMPONENT STATE DETECTOR
FR2808621B1 (en) 2000-05-05 2002-07-19 St Microelectronics Sa SINGLE CONTROL MONOLITHIC COMPONENT FOR A MIXED BRIDGE
FR2818805B1 (en) * 2000-12-21 2003-04-04 St Microelectronics Sa SENSITIVE BIDIRECTIONAL STATIC SWITCH
FR2818806B1 (en) * 2000-12-21 2003-03-21 St Microelectronics Sa BISTABLE BIDABLE ELECTRONIC SWITCH WITH IMPLUSION CONTROL
FR2819102B1 (en) * 2000-12-29 2003-04-04 St Microelectronics Sa BISTABLE BISTABLE PULSE CONTROL ELECTRONIC SWITCH
JP4369230B2 (en) * 2001-11-07 2009-11-18 新電元工業株式会社 Surge protection semiconductor device
FR2834128B1 (en) * 2001-12-21 2005-03-04 St Microelectronics Sa BIDIRECTIONAL PROTECTION DEVICE WITH LOW CAPACITY
FR2834385A1 (en) * 2001-12-28 2003-07-04 St Microelectronics Sa SENSITIVE BIDIRECTIONAL STATIC SWITCH IN Q4 AND Q1 QUADRANTS
US6849492B2 (en) * 2002-07-08 2005-02-01 Micron Technology, Inc. Method for forming standard voltage threshold and low voltage threshold MOSFET devices
US7622753B2 (en) * 2005-08-31 2009-11-24 Stmicroelectronics S.A. Ignition circuit
US7489488B2 (en) * 2005-10-19 2009-02-10 Littelfuse, Inc. Integrated circuit providing overvoltage protection for low voltage lines
US20080012099A1 (en) * 2006-07-11 2008-01-17 Shing Yeh Electronic assembly and manufacturing method having a reduced need for wire bonds
AT506361B1 (en) * 2008-02-07 2012-06-15 Siemens Ag thyristor bridge
US7907381B2 (en) * 2008-03-12 2011-03-15 Zarlink Semiconductor (Us) Inc. Protection circuit for a subscriber line interface circuit
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) * 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
FR2981200B1 (en) * 2011-10-10 2017-01-13 Centre Nat De La Rech Scient (Cnrs) MONOLITHIC CELL WITH INTEGRATED CIRCUIT AND IN PARTICULAR MONOLITHIC SWITCH CELL
JP6396294B2 (en) * 2012-07-05 2018-09-26 リテルヒューズ・インク Clover device for transient voltage circuit protection
US8664690B1 (en) * 2012-11-15 2014-03-04 Macronix International Co., Ltd. Bi-directional triode thyristor for high voltage electrostatic discharge protection
CN103137646A (en) * 2013-03-15 2013-06-05 中国科学院微电子研究所 Gating device unit for bipolar resistive random access memory cross array integration mode
US9070790B2 (en) 2013-08-29 2015-06-30 Infineon Technologies Ag Vertical semiconductor device and method of manufacturing thereof
US9224738B1 (en) 2014-08-18 2015-12-29 Micron Technology, Inc. Methods of forming an array of gated devices
US9673054B2 (en) 2014-08-18 2017-06-06 Micron Technology, Inc. Array of gated devices and methods of forming an array of gated devices
US9209187B1 (en) 2014-08-18 2015-12-08 Micron Technology, Inc. Methods of forming an array of gated devices
JPWO2017056355A1 (en) * 2015-09-29 2018-08-02 ソニー株式会社 Semiconductor device, ultrasonic imaging apparatus, semiconductor device manufacturing method, and ultrasonic imaging system
US10032937B2 (en) * 2016-11-11 2018-07-24 Semiconductor Components Industries, Llc Monolithic series switching semiconductor device having low-resistance substrate contact structure and method
JP7294594B2 (en) * 2019-06-03 2023-06-20 リテルヒューズ・セミコンダクター・（ウーシー）・カンパニー・リミテッド Integrated multi-device chips and packages
US11158759B1 (en) * 2020-04-16 2021-10-26 International Business Machines Corporation Chip carrier integrating power harvesting and regulation diodes and fabrication thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3246206A (en) * 1965-02-25 1966-04-12 Gen Electric Voltage surge protector
JPS5127985B2 (en) * 1971-10-01 1976-08-16
FR2335957A1 (en) * 1975-12-17 1977-07-15 Radiotechnique Compelec Multilayer epitaxial monolithic rectifier bridge - includes Darlington pair formed on same silicon substrate
FR2377132A1 (en) * 1977-01-11 1978-08-04 Labo Cent Telecommunicat PROTECTION DEVICE FOR ELECTRONIC JUNCTOR
JPS5548962A (en) * 1978-10-04 1980-04-08 Hitachi Ltd Semiconductor switch
JPS5951743B2 (en) * 1978-11-08 1984-12-15 株式会社日立製作所 semiconductor integrated device
US4278985A (en) * 1980-04-14 1981-07-14 Gte Laboratories Incorporated Monolithic integrated circuit structure incorporating Schottky contact diode bridge rectifier
DE3421185A1 (en) * 1984-06-07 1985-12-12 Brown, Boveri & Cie Ag, 6800 Mannheim Power semiconductor circuit
JPH0666402B2 (en) * 1985-12-12 1994-08-24 三菱電機株式会社 Input protection circuit for semiconductor integrated circuit device
JPS6365641A (en) * 1986-09-05 1988-03-24 Nec Corp Semiconductor integrated circuit
JP2788269B2 (en) * 1988-02-08 1998-08-20 株式会社東芝 Semiconductor device and manufacturing method thereof
US5070382A (en) * 1989-08-18 1991-12-03 Motorola, Inc. Semiconductor structure for high power integrated circuits
US5306942A (en) * 1989-10-11 1994-04-26 Nippondenso Co., Ltd. Semiconductor device having a shield which is maintained at a reference potential
FR2670340B1 (en) * 1990-12-07 1993-03-12 Sgs Thomson Microelectronics LOW CAPACITY PROTECTION CIRCUIT.
GB2256743A (en) * 1991-06-11 1992-12-16 Texas Instruments Ltd A semiconductor component for transient voltage limiting
EP0587968B1 (en) * 1992-09-18 1996-01-03 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Monolithic integrated bridge transistor circuit and corresponding manufacturing process
FR2697674B1 (en) * 1992-10-29 1995-01-13 Sgs Thomson Microelectronics Thyristor and common cathode thyristor assembly.
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
FR2729008B1 (en) 1994-12-30 1997-03-21 Sgs Thomson Microelectronics INTEGRATED POWER CIRCUIT

Also Published As

Publication number Publication date
EP0721218A1 (en) 1996-07-10
CN1131823A (en) 1996-09-25
DE69522920T2 (en) 2002-06-13
JP2671886B2 (en) 1997-11-05
CA2166228A1 (en) 1996-07-01
ATE206246T1 (en) 2001-10-15
KR100197912B1 (en) 1999-07-01
US6580142B1 (en) 2003-06-17
CA2166228C (en) 2000-12-12
PL177994B1 (en) 2000-02-29
FR2729008A1 (en) 1996-07-05
FR2729008B1 (en) 1997-03-21
US6017778A (en) 2000-01-25
PL311942A1 (en) 1996-07-08
US6075277A (en) 2000-06-13
CZ290986B6 (en) 2002-11-13
DE69522920D1 (en) 2001-10-31
JPH08241862A (en) 1996-09-17
TW290714B (en) 1996-11-11
EP0721218B1 (en) 2001-09-26
CN1051643C (en) 2000-04-19
KR960026988A (en) 1996-07-22

Similar Documents

Publication Publication Date Title
CZ996A3 (en) Monolithic assembly
US6411155B2 (en) Power integrated circuit
US5631494A (en) Power semiconductor device with low on-state voltage
US5430311A (en) Constant-voltage diode for over-voltage protection
US6639295B2 (en) Semiconductor device
US20020179945A1 (en) Power semiconductor device
JPH0669423A (en) Semiconductor component
JPH11284175A (en) Mos type semiconductor device
US10854598B2 (en) Semiconductor diode
JPH02275675A (en) Mos type semiconductor device
US4791470A (en) Reverse conducting gate turn-off thyristor device
US7939887B2 (en) Active semiconductor component with a reduced surface area
CN110197826A (en) Semiconductor device and its manufacturing method and power-converting device
JPH0282533A (en) Bipolar transistor
JP3635098B2 (en) Thyristor and its assembly
JPH0563202A (en) Semiconductor device
CN113035818A (en) Electronic circuit, semiconductor module, and semiconductor device
US20050127434A1 (en) MOS power component with a reduced surface area
WO2022210052A1 (en) Semiconductor device
US20240213245A1 (en) Semiconductor device
US20240105834A1 (en) Semiconductor device
WO2024053486A1 (en) Semiconductor device
WO2024053485A1 (en) Semiconductor device
WO2023112570A1 (en) Semiconductor device and power conversion device
JP2023003564A (en) Semiconductor device

Legal Events

Date Code Title Description
PD00 Pending as of 2000-06-30 in czech republic
MM4A Patent lapsed due to non-payment of fee

Effective date: 19960102