CN86101688A - 产生频率可数字分级调整的模拟信号的频率合成器电路 - Google Patents

产生频率可数字分级调整的模拟信号的频率合成器电路 Download PDF

Info

Publication number
CN86101688A
CN86101688A CN86101688.2A CN86101688A CN86101688A CN 86101688 A CN86101688 A CN 86101688A CN 86101688 A CN86101688 A CN 86101688A CN 86101688 A CN86101688 A CN 86101688A
Authority
CN
China
Prior art keywords
signal
phase comparator
input
tap
frequency synthesizer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN86101688.2A
Other languages
English (en)
Other versions
CN1007112B (zh
Inventor
桑克·麦尔加特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Deutsche ITT Industries GmbH filed Critical Deutsche ITT Industries GmbH
Publication of CN86101688A publication Critical patent/CN86101688A/zh
Publication of CN1007112B publication Critical patent/CN1007112B/zh
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

在本频率合成器电路中，用一个锁相环产生模 拟信号fs。它包括一个相位比较器dp，一个基准振荡 器ro，一个模拟低通滤波器tp，一个输出是模拟信号 fs的压控振荡器(VCO)Vo。相位比较器dp是一个数 字电路，要比较的两个相位以数字信号供给它。一个 信号代表基准振荡器ro或VCO的相位，另一个信号 来自累加器ac，ac由基准振荡器ro或VCO时钟驱动， 并在每个时钟到来时累加一可调数值d，累加器的内 容作为第二个相位信号送至比较器dp。

Description

本发明涉及一种频率合成器电路，用于产生频率可数字分级调整的模拟信号。其中，依这样的顺序级联了产生基准信号的基准振荡器，相位比较器，模拟低通滤波器，和电压控制振荡器（＝VCO）;其中的相位比较器由VCO控制。参见权利要求1和2的前序部分。
这样的具有锁相环形式的频率合成器电路被广泛使用并且在许多参考文献中对此有所描述，如可参见R，Best，“Theorie    und    Anwendungen    des    phase-Locked-Loops”，AT-Verlag    Stuttgart，3rd    Edition，1982，第85至第89页，特别是图79b。该频率合成器电路产生一个与基准频率的频率之比是固定的，但是可以用数字方式调整的信号。这是通过接在VCO的输出与相位比较器之间的反馈通道内的可调分频器实现的。
先有技术的频率合成器电路的主要缺点在于，频率难以小步距调整，特别是当VCO的振荡频率与基准频率之比大约在0.1至10之间时。通过使用能够进行分数分频的分频器可以克服这一困难，但是要以相位抖动为代价。
本发明的目的是改进先有技术的频率合成器电路，使得基准频率能尽可能地紧随VCO频率变化，从而频率调节的间隔相对于VCO频率可以很小，并且信号频率可以以晶体的准确度和在宽的频带范围内调节，这样本频率合成器电路很适合于集成并可用于收音机，电视机及音响设备中的频率合成器***中。
下面将参照附图对本发明进行更详细的说明。在附图中：
图1，是根据本发明的解决方法的第一种实施方案的框图;
图2，是根据本发明的解决方法的第二种实施方案的框图;和
图3，是连成环状的可变延迟线的实施方案的框图。
在图1的框图中，利用晶体稳定的基准振荡器γo将其输出信号，即基准信号fr，送到累加器ac和相位比较器dp的时钟输入端。确定频率用的数值d被加到累加器ac的数据输入端。累加器ac的输出信号送到数字相位比较器dp的第一输入端。后者的数字的，例如是二进制的输出信号，送到模拟低通滤波器tp的输入端，其输出耦合到VCOvo的控制输入端，后者的数据信号Vp代表了VCO的相位，该信号被加到相位比较器dp的第二输入端。VCO的输出信号是连续信号fs，送往后面的分支电路。
在图2的框图中，VCOvo的输出信号fs送到后面的分支电路，同时也送到累加器ac和数字相位比较器dp的时钟输入端。累加器ac的数据输入端被加上数值d，且累加器ac的输出端耦合到数字相位比较器dp的第一输入端。在后者的第二输入端上输入与晶体控制基准振荡器ro的相位相应的数字信号，即输入基准相位rp。数字相位比较器dp的数字的，例如是二进制的输出信号送到模拟式低通滤波器tp该滤波器的输出信号加到VCOvo的控制输入端。
图3的框图中示出了15个非反相延迟元件的级联结构。每一个延迟元件由一个双反相器i组成，一个双反相器的输出连接到下一个双反相器的输入，可以从这些连接点上引出抽头形成外部电压抽头。第一个双反相器i的输入和最后一个双反相器的输出向外连接。将电压抽头从输入端开始由0至15标上数字。5输入端与非（NAND）门nd的输入分别连接到抽头5、6、7、8、9，与非门nd的输出端馈入第一个双反相器的输入端。
本发明的目的，主要是通过增加具有累加器ac的锁相环而实现的。累加器时钟信号来自基准信号或VCO信号，每当一个时钟脉冲来到时，累加器将出现在其数据输入端的数值d累加，即将该数值与以前累加的结果相加。各个累加器的内容作为数字振荡器不断增加的相位。这一相位在数字相位比较器dp中与基准振荡器γo或VCOvo的数字编码的相位进行比较。根据数字振荡器的相位是超前还是滞后于基准振荡器的相位，相位比较器dp提供一个数字的，例如是二进制的控制信号，经过模拟低通滤波器tp进行平滑之后送到VCOvo的模拟控制输入端。
为了产生基准振荡器或VCO的数字编码的相位，基准振荡器可以包含一个具有等距时间间隔抽头的可变延迟器件，或一个其延迟元件有抽头的可变延迟线。这些抽头的瞬时状态表示基准振荡器γo或VCOvo的瞬时相位。
可变延迟器件可以包括，例如，一个通过可控电流改变其电荷量的电容器。沿电荷传输路经上的电压比较器给出等距时间间隔抽头。电荷传输的持续时间与基准周期或VCO周期同步。如果电荷传输路径也是VCO的确定时间的量，如象张驰振荡器，则可取消对同步的要求。
可变延迟线可以是，例如，非时钟驱动的反相器的级联装置，反相器组或其它引入延迟的信号传输级，在每两个相邻的级联元件之间的连接点具有电压抽头。通过级联元件的可调节的开关延迟，总延迟与基准周期或VCO周期同步。这里，如可变延迟线以环形振荡器的形式用作VCO，则也可取消对同步的要求。
连接成环形的可变延迟线的一个最佳实施方案如图3的框图所示。每一个级联的元件由两个串联的反相器组成，即所谓的双反相器i。因为5个信号抽头5……9通过与非门nd连接到双反相器串的输入端，在几个循环后，信号抽头0至15将出现稳定的循环信号，而不论输入状态如何。在信号抽头0至15上循环出现11个连续的高电平状态和5个连续的低电平状态。循环时间可通过双反相器i的开关延迟来控制。
下面将用几个数字的例子说明上述情况。如果累加器ac是一个24级的二进制计数器，其时钟速率为224Hz（大约17MHz），并且如果其输入端的数值是d＝1，它将会在一秒钟之内计满数，这样，累加器ac的循环频率是1Hz。对于数值d＝2，循环频率增加为2Hz;对于数值d＝222，循环频率增加到222Hz＝4，194，304Hz。这些循环频率也是信号fs或基准信号fr的频率，具有1Hz的精度。
没有必要将累加器ac的全部24位都送到数字相位比较器dp，特别是如果基准相位γp或VCO相位，即数据信号Vp，仅取自16个电压抽头时。这时为进行相位比较，累加器ac的4个最高有效位就足够了。这样，相位比较中的数字误差对一个周期是±1/32，这不影响信号fs，因为后面的低通滤波器具有平滑作用。
这样，累加器ac的循环频率和将与该循环频率比较的基准振荡器γo或VCO    vo的频率是相同的。因此，这两个频率能比在常规的频率合成***中更加接近，这是一个优点，因为信号fs的同步是在相当接近的时间区间内实现的。使相位可能相互远离的自由振荡区间仅有几个周期，即变得非常短。
另一个优点是信号频率的增量与信号频率本身相比可以很小;在所述例子中，对16.8MHz的信号频率，增量是1Hz，动态频率范围至少是信号频率的±30%。由于频率合成器中的基准振荡器一般设计成稳定的晶体振荡器，信号fs的绝对频率以很高的精度保持恒定。
再一个优点是，按照本发明的两个方案或者VCO频率，或者基准频率可以是较低的频率，通过在VCO或基准振荡器的输出端加一个分频器来近似，这取决于本发明的方案。
一个特殊的优点是，按照本发明的频率合成器电路很适于集成，这将使得电器可以用于消费者的电子设备，例如象采用数字式信号处理电路的彩色电视接收机的时钟发生器，其中的频率合成器电路用于产生一个具有四倍于彩色副载波频率并且与所接收的彩色脉冲序列的频率和相位同步的利用晶体稳定的时钟信号。这对于在PAL，NTSC或SECAM彩色副载波频率下的多制式运行，利用单个的频率合成器电路就足够了，并且可以特别有利的方式代替目前所使用的易使频率牵引的晶体振荡线路。

Claims (11)

1、产生频率可数字分级调整的模拟信号(fs)的频率合成器电路，其中按下述顺序级联了产生基准信号(fr)的一个基准振荡器(γo)，一个相位比较器(dp)，一个模拟低通滤波器(tp)，和一个电压控制振荡器(Vo)(=VCO)，其中的相位比较器由VCO(Vo)控制，此合成器电路的特征在于下列特点：
相位比较器(dp)是数字电路，它的两个输入端上加的是数字信号，输出的边是数字信号；
基准信号(fr)加到相位比较器(dp)的时钟输入端和其输出端连到相位比较器(dp)的第一输入端的数字累加器(ac)的时钟输入端；
确定信号(fs)频率的数值(d)加到累加器(ac)的输入端，和
VCO(Vo)，除了提供信号(fs)，它还产生代表信号(fs)相位的一个数据信号(Vp)，并将其加到相位比较器(dp)的第二输入端。
2、产生频率可数字分级调整的模拟信号（fs）的频率合成器电路，其中按下述顺序级联了产生基准信号（fr）的一个基准振荡器（γo），一个相位比较器（dp），一个模拟低通滤波器（tp），和一个电压控制振荡器（Vo）（＝VCO），其中的相位比较器由VCO（Vo）控制，其特点如下：
相位比较器（dp）是数字电路，两个输入端加的是数字信号，输出也是数字信号;
信号（fs）加到相位比较器（tp）和其输出连到相位比较器（dp）的第一输入端的数字累加器（ac）的时钟输入端;
确定信号（fs）频率的数值（d）送到累加器（ac）的输入端;和
基准振荡器（γo）提供一个数据信号，它代表基准信号（fr）的相位，即基准相位（γp），并加到相位比较器（dp）的第二输入端。
3、如权利要求1中所要求的频率合成器电路，其特征在于，VCO（Vo）是具有等距时间间隔抽头的一个可变延迟器件，或是其延迟元件至少提供部分信号抽头连接到相位比较器（dp）的第二输入端的一个可变延迟线。
4、如权利要求2中所要求的频率合成器电路，其特征在于，基准振荡器（γo）是具等距时间间隔抽头的可变延迟器件，或是其延迟元件至少提供部分信号抽头连接到相位比较器（dp）的第二输入端的可变延迟线。
5、如权利要求3或4中所要求的频率合成器电路，其特征在于，延迟线连接成一个环形。
6、如权利要求3中所要求的频率合成器电路，其特征在于，可变延迟器件或可变延迟线构成自动的控制***的一部分，它是在信号（fs）的周期中调整各个抽头信号的总延迟。
7、如权利要求4中所要求的频率合成器电路，其特征在于，可变延迟器件或可变延迟线构成自动控制***的一部分，它在基准信号（fr）的周期中调整各个抽头信号的总延迟。
8、如权利要求1到7中任何一条所要求的频率合成器电路，其特征在于，仅将累加器（ac）的输出信号的最高有效位送到相位比较器（dp）。
9、如权利要求3到8中任何一条所要求的频率合成器电路，其特征在于，延迟器件或延迟线的抽头并行地连接到相位比较器（dp），这些并行线的数目等于由累加器（ac）的最高有效位所决定的信号状态的数目。
10、如权利要求5到9中任何一条所要求的频率合成器电路，其特征在于如下特性：
连接形成环形的可变延迟线是一个环形振荡器，
具有15个非时钟驱动的级联的双反相器（i），其开关延迟可调整。
具有抽头，每个抽头连接在两个相邻双反相器之间并且还有抽头连接到第一个双反相器的输入端和最后一个双反相器的输出端，和
具有一个5输入端与非门（nd），其输入端连到第5到第9个双反相器输出端的抽头（5……9）上，其输出被送到第一个双反相器（i）的输入端，
16个电压抽头上的信号是用作数据信号（Vp）或基准相位（γp）的16根并行线的控制信号。
CN86101688.2A 1985-05-23 1986-03-18 产生频率可数字分级调整的模拟信号的频率合成器电路 Expired CN1007112B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP85106351A EP0203208B1 (de) 1985-05-23 1985-05-23 Frequenzsyntheseschaltung zur Erzeugung eines analogen Signals mit digital in Stufen einstellbarer Frequenz
EP85106351.1 1985-05-23

Publications (2)

Publication Number Publication Date
CN86101688A true CN86101688A (zh) 1986-11-19
CN1007112B CN1007112B (zh) 1990-03-07

Family

ID=8193518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN86101688.2A Expired CN1007112B (zh) 1985-05-23 1986-03-18 产生频率可数字分级调整的模拟信号的频率合成器电路

Country Status (5)

Country Link
US (1) US4706040A (zh)
EP (1) EP0203208B1 (zh)
JP (2) JPH0789615B2 (zh)
CN (1) CN1007112B (zh)
DE (1) DE3566480D1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1127200C (zh) * 1998-01-21 2003-11-05 爱特梅尔股份有限公司 用数字字调整的频率合成电路
CN100413245C (zh) * 2001-10-31 2008-08-20 英特尔公司 提高通信网络中抖动容限的方法、定时恢复***及接收器***

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873491A (en) * 1987-10-19 1989-10-10 Wilkins Jeffrey K Phase shift circuit utilizing a variable time delay line
US5077529A (en) * 1989-07-19 1991-12-31 Level One Communications, Inc. Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter
JPH04351008A (ja) * 1991-05-28 1992-12-04 Sony Corp ディジタルｖｃｏ
US5126691A (en) * 1991-06-17 1992-06-30 Motorola, Inc. Variable clock delay circuit
JP2825045B2 (ja) * 1992-08-05 1998-11-18 日本電気株式会社 周波数シンセサイザ
US5436938A (en) * 1993-08-19 1995-07-25 Northern Telecom Limited Phase error detector for a phase locked loop
US5552750A (en) * 1995-09-05 1996-09-03 Motorola, Inc. Method and apparatus for determining an instantaneous phase difference between two signals
US5808691A (en) * 1995-12-12 1998-09-15 Cirrus Logic, Inc. Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock
US6249557B1 (en) 1997-03-04 2001-06-19 Level One Communications, Inc. Apparatus and method for performing timing recovery
DE19727810C1 (de) * 1997-06-30 1999-02-18 Siemens Ag Hochfrequenz-Signalgenerator
US5942937A (en) * 1997-11-19 1999-08-24 Advanced Micro Devices, Inc. Signal detection circuit using a plurality of delay stages with edge detection logic
US6708026B1 (en) * 2000-01-11 2004-03-16 Ericsson Inc. Division based local oscillator for frequency synthesis
US8023590B2 (en) 2006-01-05 2011-09-20 That Corporation NICAM audio signal resampler
US8315570B2 (en) * 2008-04-01 2012-11-20 Amimon Ltd Method circuit and system for communication channel scanning and selection

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3555446A (en) * 1969-01-17 1971-01-12 Dana Lab Inc Frequency synthesizer
US3582810A (en) * 1969-05-05 1971-06-01 Dana Lab Inc Frequency synthesizer system
US3913028A (en) * 1974-04-22 1975-10-14 Rca Corp Phase locked loop including an arithmetic unit
US4052673A (en) * 1976-08-30 1977-10-04 Rca Corporation Combined controlled oscillator and frequency multiplier
US4145667A (en) * 1977-09-13 1979-03-20 Bell Telephone Laboratories, Incorporated Phase locked loop frequency synthesizer using digital modulo arithmetic
US4586005A (en) * 1985-07-16 1986-04-29 Hughes Aircraft Company Enhanced analog phase interpolation for Fractional-N frequency synthesis

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1127200C (zh) * 1998-01-21 2003-11-05 爱特梅尔股份有限公司 用数字字调整的频率合成电路
CN100413245C (zh) * 2001-10-31 2008-08-20 英特尔公司 提高通信网络中抖动容限的方法、定时恢复***及接收器***

Also Published As

Publication number Publication date
JPH0789615B2 (ja) 1995-09-27
JPH07170182A (ja) 1995-07-04
JP2515091B2 (ja) 1996-07-10
DE3566480D1 (en) 1988-12-29
JPS61273016A (ja) 1986-12-03
US4706040A (en) 1987-11-10
EP0203208B1 (de) 1988-11-23
EP0203208A1 (de) 1986-12-03
CN1007112B (zh) 1990-03-07

Similar Documents

Publication Publication Date Title
CN86101688A (zh) 产生频率可数字分级调整的模拟信号的频率合成器电路
US5610955A (en) Circuit for generating a spread spectrum clock
JP2630343B2 (ja) 周波数可変クロック発生装置
DE4498261C2 (de) Automatische Frequenznachregelungseinrichtung sowie Funktelefon mit automatischer Frequenznachregelungseinrichtung
DE4327608A1 (de) Frequenzstabilisiertes elektronisches Vorschaltgerät und Fluoreszenzlampensystem
AU601222B2 (en) Apparatus for generating a clock signal
US20100123497A1 (en) Phase delay line
US4689577A (en) Circuit for synchronizing an oscillator to a pulse train
US4698601A (en) Phase locked loop
US6873670B1 (en) Automatic pre-scaler control for a phase-locked loop
CN105610436A (zh) 一种具备自适应加速锁定结构的电荷泵锁相环
US5168360A (en) Sampling clock generating circuit for a-d conversion of a variety of video signals
US4418322A (en) Automatic digital circuit for synchronizing with a variable baud rate generator
US4528523A (en) Fast tuned phase locked loop frequency control system
US4618920A (en) Frequency control circuit
CN1172445C (zh) 一种能抑制时钟低频漂移的数字锁相环的实现方法
JP3117046B2 (ja) Ｐｌｌ回路
JPS58168333A (ja) 位相同期ル−プ回路の位相比較方式
KR960000053Y1 (ko) 대역가변 dpll회로
GB2099645A (en) Frequency synthesisers
JPS5846586Y2 (ja) 位相同期ル−プを有する回路
KR960006943B1 (ko) 디지탈 위상동기루프(pll)
SU985947A1 (ru) Синтезатор частот
KR960032889A (ko) 카운터를 이용한 자동 필터 튜닝 시스템
JPH0461421A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C13 Decision
C14 Grant of patent or utility model
C17 Cessation of patent right