CN2674771Y - Cdma***传输矩阵系数计算的基站 - Google Patents

Abstract

用于数据处理的至少一个基站，特别有用于组合卷积扩展码，不规则码和信道响应，以便构成一个***传输系数矩阵，同时相对于执行每个独立的卷积保持相同的电路尺寸和执行时间。一个寄存器用于处理实数信道响应和第二寄存器用于处理虚数信道响应，它们被用于通过卷积来移动信道响应。出于简化结构，代替乘法器，使用在一个锥体结构配置中连接的一个最佳的最少数量的加法器以执行所需的代码的乘法。作为整个方法的一部分，通过包括从二进制表示到复数表示的信道代码转换，去除不必要的加法器。

Description

CDMA***传输矩阵系数计算的基站

技术领域

本实用新型涉及无线数字通信***，尤其涉及一种无线TD-CDMA通信用户设备(UE)接收机，通过卷积扩展码，不规则码和信道响应计算***传输矩阵系数。

背景技术

诸如由第三代伙伴计划(3GPP)指定的整个TD-CDMA***的通信中，在至少一个基站和一个用户设备(UE)之间的每个信号脉冲沿着被分成时隙的一个帧结构被发送和接收。图1显示了包括一个预定的中间序列的一个通信突发时隙的结构，特别的由一个基站分配给一个UE以便信道估计，位于两个数据符号脉冲之间。中间序列信息的特征在于许多碎片，其中T_C表示碎片周期和L_m是中间序列的长度。中间碎片通过接收机中的一个滤波处理被转换成包括实数和虚数成分的一个信道响应。因为一个TD-CDMA***允许若干UE被分配到相同的时隙，每个具有被标记的唯一的扩展码和扩展因子给它以彼此区别UE的中间序列信道表示。不规则码被附到一个信号上以便彼此区别基站，因而防止了基站间干扰，当一个UE处于两个相邻的基站的范围中时潜在的会出现基站间干扰。

作为经过一个发射机和一个接收机之间的空气的一个无线传输，信号反射和外部噪声影响生成了一个接收的信号，它不同于它的原始状态。因此，在通信***内，有用的是开发一个唯一针对特殊的基站和UE的已知的***传输特性的表达方式。在3GPP***中一个***传输矩阵A的系数值，和/或它的复共轭转置矩阵A^H，被用于此目的。提供接收的信号到***传输矩阵系数是一种方法，以便从被接收的外部改变的信号中提取原始的信号数据。

实用新型内容

本实用新型提供一种执行数据处理的基站，它特别有用于组合卷积扩展码，不规则码和信道响应，以便构造一个***传输系数矩阵，同时相对于执行任何一个独立的卷积保持相同的电路尺寸和执行时间。

UE尤其执行一系列双元素数据值V₁到V_x的处理，比如复数表达式，其中数据值V_m针对从1到x的每个整数m，对应于第一元素A_m和第二元素B_m，具有一个N比特二进制值，其中N是一个正的整数，以产生一系列数据值V₁’到V_y’，其中数据值V_p’针对从1到y的每个整数p，对应于第一元素A_p’和第二元素B_p’。最好是，该序列数据值V₁到V_x表示具有一个扩展因子2^M的一个通信信号的信道响应，其中M是一个整数和2^M≤N。在此情况下，N比特二进制值表示有关通信信号的一个信道代码值和序列数据值V₁’到V_y’表示一个***传输矩阵的一行的值。N最好是2的一个幂。

提供了第一元素移位寄存器R₁和第二元素移位寄存器R₂。每个寄存器R₁，R₂具有一系列针对从1到N的每个整数i的N位置Ci。每个寄存器R₁，R₂分别与第一分量加法器电路A_1，1，A_1，2有关，和分别与第二分量加法器电路A_2，1，A_2，2有关。

每个加法器电路具有一系列N/2可选择控制的输入I_k，对于从1到N/2的每个整数k。每个加法器电路输入与一个不同的寄存器位置耦合以接收它的数据。经有关它的各自寄存器位置的一个控制比特可控制每个加法器电路输入，其中控制比特共同的对应于N比特二进制值。对于从1到N的每个整数i，有关寄存器R_R的一个位置Ci的每个控制比特B_i与有关对应于寄存器R₁的位置Ci的控制比特B_i是相同的，以至于输入从位置接收数据到它耦合成接收数据的一个值或一个相反值，这取决于控制比特的值。每个加法器电路具有一个输出，用于输出由它的各个可控制的输入接收的值的总和。

值得可取的是，第一分量加法器电路A_1，1与寄存器R₁耦合以便输入I_k从寄存器位置C2k-1接收数据，对于从1到N/2的每个整数k。第二分量加法器电路A_2，1于寄存器R₁耦合以便输入I_k从寄存器位置C2k接收数据，对于从1到N/2的每个整数k。第一分量加法器电路A_1，2与寄存器R₂耦合以便输入I_k从寄存器位置C2k接收数据，对于从1到N/2的每个整数k。第二分量加法器电路A_2，2与寄存器R₂耦合以便输入I_k从寄存器位置C2k-1接收数据，对于从1到N/2的每个整数k。

第一分量组合器电路被耦合到第一分量加法器电路A_1，1，A_1，2的输出，用于输出一个处理值V_p’的第一元素值A_p’。第二分量组合器电路被耦合到第二分量加法器电路A_2，1，A_2，2的输出，用于输出一个处理的值V_p’的第二元素值B_p’。

寄存器R_R，R_I可操作的移位它们各自位置的数据和接收新的数据以便此后产生下一个处理的值V_p+1’。值得可取的，对于从2到N的每个整数i，寄存器R₁，R₂可操作的移位各个位置Ci-1至位置Ci的数据和在位置C1接收新的数据以便此后产生下一个处理的值。

最好是，基于对应于被处理的数据值序列的一个通信的扩展因子，提供一个控制电路，可操作的控制寄存器和加法器电路。控制电路是可操作的以顺序的输入由一个序列N-1零值跟随的V₁到V_x数据值序列到寄存器N/2^M次，以便产生V₁’到V_y’数据值的N/2^M序列，其中y＝x+N-1，每个表示***传输矩阵的一行的值。控制电路是可操作的以选择使能和禁止加法器电路的输入，当2^M＜N时以至于每次数据值V₁到V_y的序列被输入到寄存器，从具有所有其他的加法器输入被禁用的每个寄存器能够输入一个不同组的2^M。

最好是，寄存器R₁，R₂是具有每位置F比特的16-位置类型(N＝16)，被用于通过卷积移动信道响应。出于简化结构，代替乘法器，使用在一个锥体结构配置中连接的一个最佳的最少数量的加法器以执行所需的代码的乘法。作为整个方法的一部分，通过包括从二进制表示到复数表示的信道代码转换，从装置中可去除不必要的加法器。

根据下面的描述，本领域普通技术人员将更加明白其他的目的和优点。

附图说明

图1显示了一个时隙结构，包括多个碎片的一个中间序列，其中本实用新型进行操作。

图2A显示了用于卷积信道响应的实数部分的装置。

图2B显示了用于卷积信道响应的虚数部分的装置。

图3显示了用于求和图2A和图2B装置的输出的装置，以产生用于构造***传输系数矩阵的实数和虚数输出。

图4显示了用于图2A和与2B的加法器树状输入的一个优选电路。

图5显示了一个***传输矩阵复共轭转置矩阵AH的尺寸。

图6显示了用于1的扩展因子的一个***传输矩阵复共轭转置矩阵AH的尺寸。

具体实施方式

下面将结合附图描述目前的优选实施例，其中全部图中相同的数字表示相同元件。

参考图2A和2B，分别示例了电路图100和200执行有关一个TD-CDMA的一系列实数和虚数信道响应碎片值的卷积。信道响应值被分成一个实数部分CRR和一个虚数部分CRI。通过电路100处理实数信道响应CRR，同时通过电路200协力的处理虚数信道响应CRI。

在图2A中，寄存器RR最好是一个16-位置寄存器，它接收信道响应CRR的实数部分。每个寄存器RR的位置Ci(i＝0-15)具有每位置F比特，其中F是一个选择的数据比特尺寸，最好是10。位置数对应于优选的信道码尺寸，在3GPP中当前被指定为16，并且最好总共是2的一个幂。实数分量电路100包括多个分量A1-A14，每个加法器部件具有一个加法器，具有两个输入和是两个输入的总和的一个单一的输出。加法器部件A1-A8最好如图4所示配置，加法器部件A9-A14最好是简单的加法器。

加法器部件A1，A2，A3，A4从寄存器RR的奇数位置接收输入和在它们的输入对上执行加法或减法。同样，加法器A5，A6，A7和A8被耦合到寄存器RR以便在信道响应值上执行加法或减法，但只在寄存器RR的偶数位置上运算。共同的，加法器A1-A4，A9-A11形成具有由部件A1-A4定义的输入和由部件A11定义输出的一个加法器树状电路。同样，加法器部件A5-A8，A12-A14形成第二加法器树状电路。用寄存器RR结合加法器树状电路以至于计算通过寄存器RR被处理的CRR值的处理值的实数和虚数部分。

作为一个控制信号，具有比特CC0-CC15的一个信道码被输入到加法器部件A1-A8。取决于各个控制比特，二进制信道码控制是否加法器A1-A8执行一个加法或一个减法，当信道码CC比特＝0时最好是加法，当信道码CC1比特＝1时是减法。

图4示例了输入加法器部件A1的一个优选结构，具有一个加法器A1’和两个部件设备TC1，TC2。输入CRR1和CRR3接收包含在寄存器RR的第二和第四位置C1，C3中的实数信道响应，它被两个部件设备TC1，TC2处理。通过加法器A1’求和两个部件设备TC1，TC2的输出来完成CCR值加法或减法。两个部件设备TC1，TC2在输入值上运算，通过经过该值或它的两个完成经过加法器A1’。16比特信道码控制信号CC的第二比特CC1确定由两个补数设备TC1执行的运算，同时信道码的第四比特CC3确定由两个补数设备TC2执行的运算。

参考图2A，加法器A9执行由A1和A2执行的总和的一个求和。同样，加法器A10求和A3与A4总和的总和，加法器A12执行A5和A6的求和，以及加法器A13求和A7与A8。加法器A11产生输出AC，实数信道响应值的实数部分，通过用A10总和加A9总和。输出jAD，实数信道响应值的虚数部分，它是由加法器A14产生总和，是加法器A12和A13的输出的总和。

如图2B所示，处理电路200的结构与图2A中的电路100类似。然而，移位寄存器RI接收信道响应CRI的虚数部分。加法器A15-A28对应于加法器A1-A14以提供给寄存器RI两个相关的加法器树状电路。图2B所示的电路200的加法器树状电路的两个输出相反于图2A所示的电路100的那些，其中对应于输出BD所示的一个实数部分的一个值来自寄存器RI的偶数部分，和对应于一个虚数输出jBC的一个值是寄存器RI奇数位置的最后总和。相对于偶数和奇数寄存器位置的实数和虚数输出的配置能被相反地完成，并且可以获得一致的结果。特别的，调换图2A和2B中的寄存器RR和RI，将从偶数寄存器位置导出输出AC和jBC，和将从奇数寄存器位置导出输出BD和jAD。

尽管用每个16位置已经表示了图2A和2B的寄存器，但使用具有2N寄存器位置通常能够实现按照本实用新型的信道响应值的卷积，并且，因此使用多于或少于所有配置的加法器的一种组合来在偶数和奇数寄存器位置上执行求和。

电路100和200的四个输出值AC，BD，jAD和jBC表示一个乘法运算的实数和虚数部分，如公式1所示：

A^H＝(A+jB)*(C+jD)                  公式1

其中A是信道响应的实数部分，B是信道响应的虚数部分，和其中C对应于信道码CC的比特C1，C3，C5，C7，C9，C11，C13，C15，D对应于信道码的比特C0，C2，C4，C6，C8，C10，C12，C14。每个信道码比特表示是纯实数或纯虚数的一个值。因此，加法器树状电路能够被硬线连接到寄存器R_R，R_I的所有奇数或所有偶数位置。用于确定信道码比特是实数或虚数的按照本实用新型使用的加法器树状去除了所需的乘法器，乘法器在很大程度上消耗硬件空间。

如图3所示，提供附加的电路组合加法器树状的电路100，200的输出以产生对应于实数和虚数输出值的系数值，用于构成***传输系数矩阵复共轭转置矩阵A^H。一个减法器S1相关于电路100的输出AC和电路200的输出B0以减去处理的实数信道响应信号的实数部分和虚数信道响应信号的实数部分。一个加法器A29相关于电路200的输出jBC和电路100的jAD以求和处理的虚数信道响应的虚数部分和实数信道响应信号的虚数部分。由加法器A29产生的总和接着经过用于虚数输出的两个补数设备TC3，它产生A矩阵的复共轭。在本实用新型的一个替换实施例中，省略了设备TC3，从而允许图2A，2B和3的电路产生一个A矩阵，这还可以用于CDMA信号的处理。

值得可取的，信道码CC是由一个16比特长不规则码S和一个修改的16比特扩展码SCM的一个异-或(XOR)运算生成的一个16比特长二进制数，如公式2所示。

CC＝S XOR SCM                        公式2

为产生一个16比特SCM，一个扩展码SC被修改，通过重复扩展码SC的第一SF数字，直到产生一个16比特值为止，其中SF是一个扩展因子值。例如，对于扩展因子SF 8，则扩展码SC＝0011 1111 00001010，修改的扩展码SCM＝0011 1111 0011 1111，也就是，SC的第一个八比特被重复两次。以此方式构造的一个信道码提供了用于卷积信道响应CR值，扩展码SC和不规则码S所需的装置。信道码CC保持固定的用于卷积处理的持续时间，由于扩展因子SF和不规则码S被设置用于被处理的一个特殊的UE/基站通信信号。通过同时组合所有的运算(也就是组合不规则码和扩展码)而代替了在单独的处理阶段执行它们，乘法器被去掉了。此外，用所公开的设计最佳化了所需加法器的数量。

16比特信道码CC连续地出现一个控制信号到图2A的第一级加法器部件A1-A8和图2B的加法器部件A15-A22，用于确定是否在求和之前该值被输入到加法器被求反或被保持相同。如上所述，通过与被输入到加法器的寄存器的位置相关的一个信道码比特控制每个加法器。例如，通过信道码比特CC1和CC3控制加法器A1，他们对应于寄存器位置R_R位置C1和C3，如图2A所示。

此外，通过扩展因子SF控制电路100，200和加法器树状电路的运算。在使用16位置寄存器的优选实施例中，用于扩展因子的可能的值是1，2，4，8或16。用于通过每个电路100，200执行的每组信道响应CR的完成处理周期的数是基于关系16/SF。例如，对于扩展因子SF＝16，处理电路100，200运算一个周期以处理该组CR值；4对于SF＝4，CR值被处理4次。

寄存器在所有的位置上最初具有零值。一旦循环处理开始，第一CR值最初被输入到C0和每个位置Ci(值＝0)的内容被移位到右边一个位置。寄存器RR的位置C0接收实数分量和寄存器RI的位置C0接收虚数分量。基于寄存器值和上述的选择控制的加法器，一个复系数值被计算和从图3的组合电路中被输出。寄存器位置的值接着再次被移位以至于对于i＞1的寄存器位置Ci从寄存器位置Ci-1接收该值，和下一个CR值被输入到位置C0，分别对于每个寄存器RR，RI。接着处理重复循环的持续时间，当作整个组的CR值被顺序的输入到位置C0-C15中。当所有CR值的组已经被输入，处理继续，同时一个零值被输入到位置C0和每个随后的位置，直到最后的CR值被移位出位置C15。因此，对于N值的一个CR组，整个每个操作周期过程中具有N+15输出值。通常，用X寄存器位置配置***，运算周期从一组N值产生N+(X-1)输出值。

在每个处理周期中输入到加法器树状电路的有效数等于16/SF。当CR值被处理多于一次时，即SF≠16，对于每个周期，一个不同组的输入是有效的。对于扩展因子SF＝8，通过信道码CC0-CC7的第一个八比特控制第一运算周期。这样，图2A的加法器部件A1，A2，A5，A6的输入和图2B的加法器部件A15，A16，A19和A20是有效的以便接收来自位置C0-C7的值。整个运算过程中，所有剩下的输入操作，好像接收一个零值。

整个第二周期，用于加法器部件A3，A4，A7，A8和A17，A18，A21，A22的输入是有效的以便从寄存器RR和RI接收数据，和其他的的加法器树状输入是无效的。对于一个扩展因子SF＝2，有效输入最好是从寄存器位置C0，C1用于第一周期，C2，C3用于第二周期，并依此类推C14，C15用于最后的第八周期。响应于扩展因子SF，图2A和2B变换器101产生一个允许信号以控制从寄存器RR和RI的加法器部件输入的有效。

图5显示了具有尺寸HxW的***传输系数矩阵AH的一个方框拓扑结构，其中基于用于通信***的可能矢量的一个优选最大数，H＝16。为了填入矩阵的十六行，在一个信道响应次序上的十六个操作周期被执行，通过一个信道码控制每个操作周期以确定在AH矩阵上一行矢量的值。对于N＝57的一系列N值，每个矩阵行包含W＝72值，以至于处理该系列直到最后的N值经过最后的寄存器位置。取决于特殊的通信***可以改变N，W和H。

在3GPP中，通过一个扩展因子SF定义一个标准资源单元RU。扩展因子SF表示用于一个特殊RU的每比特的碎片数，或者比特率。因此，带有一个扩展因子SF＝8的一个RU具有两倍的带有扩展因子SF＝16的一个RU的比特率。这样，如图5的行7和8中所示，矩阵AH的一行被用于带有一个扩展因子等于16的每个RU，只需要通过寄存器RR和RI的信道响应组的一个处理周期。带有一个扩展因子等于8的一个RU需要两个处理周期，并因此，占用两行矩阵。对于一个扩展因子等于4，一个RU占用4行矩阵以便信道响应的四次经过。同样，带有一个扩展因子等于2的一个RU，填入8行，并且带有一个扩展因子等于1的一个RU，填满所有16行。设计***以至于如果15行被填充，执行最后的运算来用于带有扩展因子等于16的一个RU。否则，用零填充矩阵的最后行，由于任何其他的扩展因子不能符合一个矩阵行。同样，对于所有其他的组合，当剩余行变为被占用，***因而提供适当的扩展因子。

如图5所示，对于扩展因子16，用卷积结果的计算的系数值填充矩阵的全部行。对于所有其他的扩展因子，在矩阵行的任一或两端上产生连续零的一个方块，由于允许信号E控制加法器树状输入，整个处理过程中强制选择零值输入。例如，对于扩展因子SF＝8，行1的最后8值是零，由于只有有关寄存器的第一个8位置的输入是有效的，并且在整个第一运算周期的最后8周期中它们将包含一个零。同样，在矩阵中的行2的第一个8值(有关第二处理周期结果)是零，由于有关位置C0-C7的加法器树状输入是有效的，并且在整个整个第二经过的第一个8处理迭代过程中C8-C15具有零的值。

图6显示了对于扩展因子SF＝1的在加法器部件上的允许信号E的作用。整个信道响应的第一次经过，通过加法器部件A5-A9将只处理从位置C0的输入，由于当通过允许信号E控制时，从位置C1-C15的加法器树状输入将是无效的。整个第二次经过中，来自寄存器位置C1的输入提供单独的输入到加法器树等等，直到第十六个循环周期，当只有寄存器位置C15提供允许的输入到加法器。

尽管通过详细参考确定的具体实施例已经部分的描述了本实用新型，但这样的细节意在指导而不是约束。对于本领域技术人员应该明白，在不脱离在此公开的教导的本实用新型的精神和范围的情况下，可以对结构和操作模式做出许多改变。

Claims (12)

1.至少一个基站，处理接收的带有一个***传输矩阵的CDMA通信数据，其中尤其处理出现的一系列数据值V₁到V_x，其中数据值V_m针对从1到x的每个整数m，对应于一个复数A_m+jB_m，其中 $j=\sqrt{-1},$ 具有一个2^N比特二进制值，其中N是大于1的一个整数，以产生一系列数据值V₁’到V_y’，其中数据值V_p’针对从1到y的每个整数p，对应于一个复数A_p’+jB_p’，其特征在于所述基站包括：

一个实数分量移位寄存器R_R和一个虚数分量移位寄存器R_I；

对于从1到2^N的每个整数i，每个寄存器具有一系列的2^N位置Ci；

每个寄存器分别与一个实数分量加法器电路RA_R，RA_I相关，和分别与一个虚数分量加法器电路IA_R，IA_I相关；

对于从1到2^N-1的每个整数k，每个加法器电路具有一系列2^N-1的可选择控制的输入l_k；

实数分量加法器电路RA_R与寄存器R_R耦合以便输入I_k从寄存器位置C2k-1接收数据，对于从1到2^N-1的每个整数k；

虚数分量加法器电路IA_R与寄存器R_R耦合以便输入I_k从寄存器位置C2k接收数据，对于从1到2^N-1的每个整数k；

实数分量加法器电路RA_I与寄存器R_I耦合以便输入I_k从寄存器位置C2k接收数据，对于从1到2^N-1的每个整数k；

虚数分量加法器电路IA_I与寄存器R_I耦合以便输入I_k从寄存器位置C2k-1接收数据，对于从1到2^N-1的每个整数k；

每个可控制的输入经过有关每个寄存器位置的一个控制比特，其中控制比特共同对应于2^N比特二进制值，并且对于从1到2^N的每个整数i，有关寄存器R_R的一个位置Ci的每个控制比特Bi与有关对应于寄存器R_I的位置Ci的控制比特Bi是相同的，以至于输入从位置接收数据到它耦合成接收数据的一个值或一个相反值，这取决于控制比特的值；

每个加法器电路具有一个输出，用于输出由它的各个可控制的输入接收的值的总和；

一个实数分量组合器电路被耦合到实数分量加法器电路RA_R，RA_I的输出，用于输出一个处理值V_p’的一个组合的实数分量值A_p’；

一个虚数分量组合器电路被耦合到虚数分量加法器电路IA_R，IA_I的输出，用于输出一个处理的值V_p’的一个组合的虚数分量值jB_p’；和

对于从2到2^N的每个整数i，所述寄存器R_R，R_I可操作的移位各个位置Ci-1至位置Ci的数据，和在位置C1中接收新的数据以便此后产生下一个处理的值V_p+1’。

2.按照权利要求1的一种至少一个基站，其特征在于：序列数据值V₁到V_x表示具有一个扩展因子2^M的一个通信信号的信道响应值，其中M是一个正整数≤N，2^N比特二进制值表示有关通信信号的一个信道代码值，和序列数据值V₁’到V_y’表示一个***传输矩阵的一行的值，进一步包括：

一个控制电路，基于对应于被处理的数据值序列的一个通信的扩展因子可操作的控制寄存器和加法器电路；

所述控制电路是可操作的以顺序的输入由一个序列2^N-1零值跟随的V₁到V_x数据值序列到寄存器2^N-M次，以便产生V₁’到V_y’数据值的2^N-M序列，其中y＝x+2^N-1，每个表示***传输系数矩阵的一行的值；和

所述控制电路是可操作的以选择使能和禁止加法器电路的输入，当2^M＜2^N时以至于每次数据值V₁到V_x的序列被输入到寄存器，从具有所有其他的加法器输入被禁用的每个寄存器能够输入一个不同组的2^M。

3.按照权利要求2的一种至少一个基站，其特征在于：N＝4以便每个寄存器具有十六个位置，和其中每个加法器电路具有八个输入和七个加法器的一个树状。

4.按照权利要求2的一种至少一个基站，其特征在于：每个加法器电路包括2^N-1-1加法器的一个树状。

5.按照权利要求4的一种至少一个基站，其特征在于：寄存器位置数据是二进制值和每个加法器电路输入包括一个选择的可操作的两个的补数电路，它从相应寄存器位置的输入接收一个值和把接收的值输出到加法器树状，如果相应控制比特是1的话，或者如果控制比特是零的话，接收的值两个的补数。

6.按照权利要求5的一种至少一个基站，其特征在于：：实数分量组合器电路包括一个减法器，用于从与虚数分量寄存器R_R耦合的实数分量加法器电路RA_I的输出的值中减去与实数分量寄存器R_R合的实数分量加法器电路RA_R的输出的值，以产生组合的实数分量值；和

虚数分量组合器电路包括：

一个加法器，用于用实数分量寄存器R_R耦合的虚数分量加法器电路IA_R的输出值相加与虚数分量寄存器R_R耦合的虚数分量加法器电路RA_I的输出值，以产生一个求和值；和

耦合到加法器的一个两个的补数电路以接收求和值，并产生两个的补数作为组合的虚数分量值。

7.按照权利要求1的一种至少一个基站，其特征在于：每个加法器电路包括2^N-1-1加法器的一个树状。

8.按照权利要求7的一种至少一个基站，其特征在于：寄存器位置数据是二进制值和每个加法器电路输入包括一个选择的可操作的两个的补数电路，它从相应寄存器位置的输入接收一个值和把接收的值输出到加法器树状，如果相应控制比特是1的话，或者如果控制比特是零的话，接收的值两个的补数。

9.按照权利要求8的一种至少一个基站，其特征在于：：

实数分量组合器电路包括一个减法器，用于从与虚数分量寄存器R_R耦合的实数分量加法器电路RA_I的输出的值中减去与实数分量寄存器R_R合的实数分量加法器电路RA_R的输出的值，以产生组合的实数分量值；和

虚数分量组合器电路包括：

一个加法器，用于用实数分量寄存器R_R耦合的虚数分量加法器电路IA_R的输出值相加与虚数分量寄存器R_R耦合的虚数分量加法器电路RA_I的输出值，以产生一个求和值；和

耦合到加法器的一个两个的补数电路以接收求和值，并产生两个的补数作为组合的虚数分量值。

10.至少一个基站，处理接收的具有一个***传输矩阵的CDMA通信数据，尤其处理一系列双元素数据值V₁到V_x，其中数据值V_m针对从1到x的每个整数m，对应于第一元素A_m和第二元素B_m，具有一个N比特二进制值，其中N是一个正的整数，以产生一系列数据值V₁’到V_y’，其中数据值V_p’针对从1到y的每个整数p，对应于第一元素A_p’和第二元素B_p’，其特征在于所述基站包括：

第一元素移位寄存器R₁和第二元素移位寄存器R₂；

每个寄存器R₁，R₂具有一系列针对从1到N的每个整数i的N位置Ci；

每个寄存器R₁，R₂分别与第一分量加法器电路A_1，1，A_1，2有关，和分别与第二分量加法器电路A_2，1，A_2，2有关；

每个加法器电路具有一系列N/2可选择控制的输入I_k，对于从1到N/2的每个整数k；

每个加法器电路输入与一个不同的寄存器位置耦合以接收它的数据；

经有关它的各自寄存器位置的一个控制比特可控制每个加法器电路输入，其中控制比特共同的对应于N比特二进制值，和对于从1到N的每个整数i，有关寄存器R_R的一个位置Ci的每个控制比特B_i与有关对应于寄存器R₁的位置Ci的控制比特B_i是相同的，以至于输入从位置接收数据到它耦合成接收数据的一个值或一个相反值，这取决于控制比特的值；

每个加法器电路具有一个输出，用于输出由它的各个可控制的输入接收的值的总和；

第一分量组合器电路被耦合到第一分量加法器电路A_1，1，A_1，2的输出，用于输出一个处理值V_p’的第一元素值A_p’；

第二分量组合器电路被耦合到第二分量加法器电路A_2，1，A_2，2的输出，用于输出一个处理的值V_p’的第二元素值B_p’；和

所述寄存器R_R，R_I可操作的移位它们各自位置的数据和接收新的数据以便此后产生下一个处理的值V_p+1’。

14.按照权利要求13的一种至少一个基站，其特征在于：：

第一分量加法器电路A_1，1与寄存器R₁耦合以便输入I_k从寄存器位置C2k-1接收数据，对于从1到N/2的每个整数k；

第二分量加法器电路A₂，1于寄存器R₁耦合以便输入I_k从寄存器位置C2k接收数据，对于从1到N/2的每个整数k；

第一分量加法器电路A_1，2与寄存器R₂耦合以便输入I_k从寄存器位置C2k接收数据，对于从1到N/2的每个整数k；

第二分量加法器电路A_2，2与寄存器R₂耦合以便输入I_k从寄存器位置C2k-1接收数据，对于从1到N/2的每个整数k；和

对于从2到N的每个整数i，所述寄存器R₁，R₂可操作的移位各个位置Ci-1至位置Ci的数据和在位置C1接收新的数据以便此后产生下一个处理的值。

15.按照权利要求14的处理接收的CDMA通信数据的一种至少一个基站，其特征在于：

序列数据值V₁到V_x表示具有一个扩展因子2^M的一个通信信号的信道响应值，其中M是一个整数和2^M≤N，N比特二进制值表示有关通信信号的一个信道代码值，和序列数据值V₁’到V_y’表示一个***传输矩阵的一行的值，进一步包括：

一个控制电路，基于相应于被处理的数据值序列的一个通信的扩展因子，可操作的控制寄存器和加法器电路；

所述控制电路是可操作的以顺序的输入由一个序列N-1零值跟随的V₁到V_x数据值序列到寄存器N/2^M次，以便产生V₁’到V_y’数据值的N/2^M序列，其中y＝x+N-1，每个表示***传输矩阵的一行的值；和

所述控制电路是可操作的以选择使能和禁止加法器电路的输入，当2^M＜N时以至于每次数据值V₁到V_x的序列被输入到寄存器，从具有所有其他的加法器输入被禁用的每个寄存器能够输入一个不同组的2^M。

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