CN221201168U - 封装结构 - Google Patents

Abstract

本实用新型提供一种封装结构，包括：混合基板，包括主体基板和重布线结构，主体基板包括核心层、第一堆积层和第二堆积层，第一堆积层和第二堆积层设置于核心层的相对两侧，重布线结构设置于第一堆积层的远离核心层的一侧，且与主体基板接触并电连接；主芯片模块和无源器件矩阵，通过混合基板电连接，且并排设置于重布线结构的远离主体基板的一侧，其中每个无源器件矩阵具有多个芯片区和切割保留区，且包括分别设置于多个芯片区的多个无源器件芯片，多个无源器件芯片并排设置，并通过切割保留区彼此间隔，其中无源器件矩阵具有在多个芯片区和切割保留区连续延伸的衬底。所述封装结构具有提高的装置性能，且可减小或避免封装结构的翘曲。

Description

封装结构

技术领域

本公开的实施例涉及一种半导体封装领域，且特别是涉及一种封装结构。

背景技术

基板上晶片上芯片（Chip on Wafer on Substrate，CoWoS）封装是一种先进的半导体封装技术，可实现多个芯片的高密度线路连接，并实现数据的高速率传输。如何优化封装结构的各导电元件之间的信号传输是本领域的重要研究课题；而且，在CoWoS封装中，可能存在翘曲问题。如何减小封装结构的翘曲也是封装技术领域的重要研究课题。

实用新型内容

根据本公开的至少一个实施例提供一种封装结构，包括：混合基板，包括主体基板和重布线结构，所述主体基板包括核心层、第一堆积层和第二堆积层，其中在垂直于所述混合基板的主表面的方向上，所述第一堆积层和所述第二堆积层设置于所述核心层的相对两侧，所述重布线结构设置于所述第一堆积层的远离所述核心层的一侧，且与所述主体基板接触并电连接；主芯片模块和至少一个无源器件矩阵，通过所述混合基板彼此电连接，且在平行于所述混合基板的主表面的方向上并排设置于所述重布线结构的远离所述主体基板的一侧，其中每个所述无源器件矩阵具有多个芯片区和切割保留区，且包括分别设置于所述多个芯片区的多个无源器件芯片，所述多个无源器件芯片在平行于所述混合基板的主表面的方向上并排设置，并通过所述切割保留区彼此间隔，其中所述无源器件矩阵具有在所述多个芯片区和所述切割保留区连续延伸的衬底。

根据本公开至少一个实施例提供的封装结构中，所述核心层包括核心介电层和导电构件，所述第一堆积层包括第一介电层和第一导电结构，所述第二堆积层包括第二介电层和第二导电结构，所述第一导电结构、所述导电构件和所述第二导电结构彼此电连接，所述重布线结构包括第三介电层和重布线层，且所述第三介电层与所述第一介电层接触，所述重布线层与所述第一导电结构接触并电连接。

根据本公开至少一个实施例提供的封装结构中，所述核心介电层的刚度大于所述第一介电层的刚度、所述第二介电层的刚度和所述第三介电层的刚度中的一或多者。

根据本公开至少一个实施例提供的封装结构中，所述主芯片模块中的芯片包括芯片衬底，且所述核心介电层的刚度与所述芯片衬底的刚度之间的第一刚度差值小于所述第一介电层、所述第二介电层或所述第三介电层的刚度与所述芯片衬底的刚度之间的第二刚度差值。

根据本公开至少一个实施例提供的封装结构中，所述主芯片模块中的芯片包括芯片衬底，且所述核心介电层的热膨胀系数与所述芯片衬底的热膨胀系数之间的第一热膨胀系数差值小于所述第一介电层、所述第二介电层或所述第三介电层的热膨胀系数与所述芯片衬底的热膨胀系数之间的第二热膨胀系数差值。

根据本公开至少一个实施例提供的封装结构中，所述核心介电层包括无机材料。

根据本公开至少一个实施例提供的封装结构中，所述核心介电层包括玻璃。

根据本公开至少一个实施例提供的封装结构中，所述重布线层的导电线的线宽小于所述第一导电结构和/或所述第二导电结构中的导电线的线宽。

根据本公开至少一个实施例提供的封装结构，在所述混合基板中，所述重布线结构的侧壁与所述主体基板的侧壁在垂直于所述混合基板的主表面的方向上对齐。

根据本公开至少一个实施例提供的封装结构中，所述无源器件矩阵包括：所述衬底，包括位于所述多个芯片区中的第一衬底部和位于所述切割保留区中的第二衬底部；以及介电结构，设置于所述衬底的一侧，在所述多个芯片区和所述切割保留区连续延伸，且包括位于所述多个芯片区中的第一介电部和位于所述切割保留区中的第二介电部；其中每个无源器件芯片包括设置于所述第一衬底部和所述第一介电部的至少一者中或上的一或多个无源器件。

根据本公开至少一个实施例提供的封装结构中，所述切割保留区至少包括所述第二衬底部和所述第二介电部，且所述一或多个无源器件在所述混合基板上的正投影与所述切割保留区在所述混合基板上的正投影不交叠。

根据本公开至少一个实施例提供的封装结构中，所述切割保留区还包括对准标记，设置于所述第二衬底部和所述第二介电部的至少一者中或上。

根据本公开至少一个实施例提供的封装结构中，所述无源器件矩阵为电容矩阵，且每个无源器件芯片包括一或多个电容。

根据本公开至少一个实施例提供的封装结构中，每个无源器件芯片包括硅电容。

根据本公开至少一个实施例提供的封装结构中，所述多个无源器件芯片的多个电容通过所述混合基板彼此并联。

根据本公开至少一个实施例提供的封装结构中，还包括：包封层，设置于所述混合基板的所述重布线结构的远离所述主体基板的一侧，且环绕包覆所述主芯片模块和所述无源器件矩阵，其中所述包封层覆盖所述主芯片模块和所述无源器件矩阵的侧壁，并填充所述主芯片模块和所述无源器件矩阵之间的间隙。

根据本公开至少一个实施例提供的封装结构中，所述多个无源器件芯片包括位于所述无源器件矩阵的边缘的边缘无源器件芯片，所述边缘无源器件芯片具有彼此相对或相邻的第一芯片侧和第二芯片侧；所述边缘无源器件芯片的所述第一芯片侧面向所述主芯片模块或靠近所述包封层的边缘，且被所述包封层包覆，所述边缘无源器件芯片的所述第二芯片侧面向所述无源器件矩阵中的其他无源器件芯片，且与所述切割保留区邻接，并与所述包封层分离。

根据本公开至少一个实施例提供的封装结构中，所述主芯片模块包括第一芯片和第二芯片，所述第一芯片和所述第二芯片以及所述无源器件矩阵中的多个无源器件芯片通过所述重布线结构彼此电连接。

根据本公开至少一个实施例提供的封装结构中，所述第一芯片包括逻辑芯片，所述第二芯片包括存储器芯片。

根据本公开至少一个实施例提供的封装结构中，所述逻辑芯片包括***芯片，所述存储器芯片包括高带宽存储器芯片。

根据本公开至少一个实施例提供的封装结构中，从平面图来看，所述无源器件矩阵和所述主芯片模块具有在平行于所述混合基板的主表面的方向上对齐的侧边。

根据本公开至少一个实施例提供的封装结构中，所述至少一个无源器件矩阵包括多个无源器件矩阵，且所述多个无源器件矩阵在平行于所述混合基板的主表面的方向上设置于所述主芯片模块的相同侧或不同侧。

根据本公开至少一个实施例提供的封装结构具有提高的装置性能，且可减小或避免翘曲。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1示出一种封装件的示意性截面图。

图2示出根据本公开一些实施例的封装结构的示意性截面图。

图3示出根据本公开一些实施例的封装结构的更具体结构的示意性截面图。

图4示出根据本公开一些实施例的封装结构的示意性平面图。

图5示出根据本公开一些实施例的无源器件矩阵的示意性放大平面图。

图6示出根据本公开一些实施例的无源器件矩阵的示意性截面图。

图7示出根据本公开一些实施例的无源器件晶圆的示意性平面图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

一般来说，CoWoS封装包括芯片、中介层（interposer）和基板（或称为封装基板）。中介层位于芯片和基板之间，提供多个芯片之间的互联，并将芯片电连接至基板。基于中介层的类型，可将CoWoS封装分成以下三种类型：使用硅基板作为中介层的CoWoS-S封装、使用包括重布线结构的有机中介层的CoWoS-R封装、使用包括桥接芯片和重布线结构的组合作为中介层的CoWoS-L封装。

在CoWoS-R和CoWoS-L封装中，中介层包括有机介电层和重布线结构，重布线结构嵌置于有机介电层中，且用于实现多个芯片之间以及多个芯片和基板之间的电连接。由于该中介层具有有机介电层，因此也将这种中介层（即，包括有机介电层和重布线结构）称为有机中介层。

图1示出一种封装件的示意性截面图。

参考图1，封装件50为CoWoS封装，且包括一或多个主芯片10、中介层25和基板30。封装件50又可被称为封装结构。例如，多个主芯片10设置于中介层25的一侧，且电连接至中介层25。中介层25包括有机介电层20以及嵌置于有机介电层20中的重布线结构21。基板30位于中介层25的远离主芯片10的一侧，且通过中介层25电连接至主芯片10。此处，以CoWoS-R封装为例示出封装件50，应理解，中介层25也可替换为其他类型的中介层。

例如，在中介层25和基板30之间还设置有导电连接件26，以提供中介层25和基板30之间的电连接；例如，在垂直于基板主表面的方向上在中介层25和基板30之间存在间隙，且中介层25通过导电连接件26电连接至基板30；在一些示例中，封装件50还包括底部填充材料层27，以填充中介层25和基板30之间的间隙，并环绕保护导电连接件26。在封装件50中，中介层25和基板30由不同的制造工艺单独形成，且通过导电连接件26彼此连接。例如，导电连接件26可为或包括焊料球等导电凸块，例如是受控塌陷芯片连接（Controlledcollapsed chip connection，C4）凸块。

在CoWoS封装中，中介层25上的多个主芯片10的尺寸可能无法完全匹配，例如在中介层25的芯片接合区可能存在一些空余区域，该些空余区域不利于应力平衡，因而可能导致封装结构产生翘曲。可在该些空余区域设置虚设芯片3，虽然虚设芯片3可以起到减少封装翘曲的作用，但虚设芯片除了填充空余区域外，实质上无其他电学功能。

在CoWoS封装中，通常还包括无源器件，所述无源器件与位于中介层上的主芯片电连接，以提供相应的电学性能。例如，所述无源器件可为或包括电容，且可用于降低封装结构的电源噪声。在封装结构中，电源分配网络（power delivery network，PDN）为芯片的电源/地管脚等提供恒定的电压轨道，保证器件的正常工作。电源分配网络的阻抗是与频率相关的阻抗函数：Z(ƒ)；当波动电流I(ƒ)通过电源分配网络时，会产生电压噪声：V(ƒ)=I(ƒ)×Z(ƒ)，因此，设计电源分配网络的原则在于降低电源分配网络的阻抗，从而减小电压噪声。降低电源分配网络的阻抗可以通过在封装结构中增加电容器来实现，且电容器的电容量越高，相应的容抗越小，则更有利于减小阻抗。

在CoWoS-S封装中，使用硅基板的中介层中可能嵌置有无源器件，但该中介层用于内嵌无源器件的空间有限，例如当所述无源器件为电容时，内嵌在硅基板中介层中的电容容量可能有限，使得其降低电源噪声的能力也有限。在CoWoS-R封装或CoWoS-L封装中，一般来说，中介层中可能无法内嵌电容等无源器件，或者在此类封装的中介层中嵌置电容等无源器件的工艺难度和成本很高，实施困难度较高。

可将无源器件安装在封装基板上，例如可安装在封装基板的靠近中介层的一侧，或者安装在封装基板的远离中介层且设置有导电端子的一侧。例如，如图1所示，封装件50可还包括电子装置31，电子装置31设置在基板30的靠近中介层25的一侧，且通过基板30和导电连接件26电连接至中介层25，进而通过中介层25电连接至主芯片10。电子装置31例如是陶瓷电容等无源器件。在一些示例中，无源器件（例如，电容）也可设置在基板30的远离中介层25的一侧，且在基板30的远离中介层25的一侧还设置有连接件35（或称为导电端子），用于封装件50的外部连接；例如，封装件50可通过多个连接件35连接至电源端。即，无源器件可与所述连接件设置在封装基板的同一侧。

安装在封装基板上的无源器件需通过封装基板和中介层电连接至位于中介层上的主芯片，无源器件和主芯片之间的连接路径较远，可能使得无源器件无法较好的提供相应的电学性能；例如，当所述无源器件为滤波电容时，较远的连接路径可能使得电容的滤波作用有限，无法很好的降低电源噪声。此外，无源器件安装在封装基板上（例如，安装在其靠近中介层的一侧）会额外占用封装基板的面积，导致封装结构的整体尺寸较大；若无源器件安装在封装基板的远离中介层的一侧，则需牺牲部分导电端子的区域来设置无源器件，这对于功耗较大的芯片来说可能存在不利影响。

针对上述问题，本公开实施例提供一种封装结构，包括：混合基板，包括主体基板和重布线结构，主体基板包括核心层、第一堆积层和第二堆积层，其中在垂直于混合基板的主表面的方向上，第一堆积层和第二堆积层设置于核心层的相对两侧，重布线结构设置于第一堆积层的远离核心层的一侧，且与主体基板接触并电连接；主芯片模块和至少一个无源器件矩阵，通过混合基板电连接，且在平行于所述混合基板的主表面的方向上并排设置于重布线结构的远离主体基板的一侧，其中每个无源器件矩阵具有多个芯片区和切割保留区，且包括分别设置于多个芯片区的多个无源器件芯片，多个无源器件芯片在平行于混合基板的主表面的方向上并排设置，并通过切割保留区彼此间隔，其中无源器件矩阵具有在多个芯片区和切割保留区连续延伸的衬底。

在本公开实施例中，将混合基板设置成包括主体基板和重布线结构，且重布线结构和主体基板直接接触而电连接，主芯片模块和无源器件矩阵通过混合基板电连接，且并排设置于重布线结构的一侧；如此一来，所述混合基板可替代图1所示封装件中的中介层和基板两者，即为将中介层和基板整合在一起的封装基板，或者也可称为混合封装基板。而且，混合基板中的主体基板和重布线结构直接接触而电连接，而无需通过焊料球等中间构件彼此连接，因此缩短了重布线结构和主体基板之间的连接路径，即缩短了信号传输路径，如此可提高信号传输效率，且可减小信号损耗。而且，相较于图1所示的封装件中将主芯片安装在中介层上，而无源器件安装在基板上，本公开的主芯片模块和无源器件矩阵并排设置于封装结构的重布线结构上，因此主芯片模块和无源器件矩阵之间的距离更近，缩短了两者之间的连接路径，从而使得无源器件矩阵可更好的为主芯片模块提供相应的电学性能。因此，提高了封装结构的装置性能。

另一方面，将主芯片模块和无源器件矩阵并排设置在混合基板的一侧，也可有利于平衡封装结构的应力，从而减小或避免封装结构的翘曲。而且，相较于将彼此独立的多个无源器件芯片各自单独设置在混合基板上，本公开实施例的无源器件矩阵的多个无源器件芯片采用矩阵形式设置在混合基板上，可减小无源器件芯片占用的空间，提高无源器件芯片的集成度，且可更有利于减小封装结构的翘曲，还可简化制造工艺，而且有利于减小封装结构的整体尺寸，且无需牺牲混合基板远离主芯片模块一侧用于设置导电端子的区域，因此混合基板远离主芯片模块的一侧可用于设置足够数量的导电端子以提供封装结构与外部构件（例如，电源端）的电连接。

此外，相较于图1的封装件中设置虚设芯片以减小翘曲的方式，本公开实施例通过设置无源器件矩阵，不仅可减小或避免翘曲，该无源器件矩阵还可提供相应的电学性能；即，将虚设芯片减小翘曲的功能和无源器件的功能整合在一起，如此也可有利于减小封装尺寸，减小封装成本。

图2示出根据本公开一些实施例的封装结构的示意性截面图。

参考图2，在一些实施例中，封装结构500包括混合基板400、主芯片模块110和至少一个无源器件矩阵120。例如，混合基板400包括主体基板350和重布线结构210；重布线结构210设置于主体基板350上，与主体基板350接触且电连接。例如，主体基板350包括彼此电连接的核心层（core layer）300、第一堆积层（build up layer）310和第二堆积层320；在垂直于混合基板400主表面的方向上，第一堆积层310和第二堆积层320设置于核心层300的相对两侧，且重布线结构210设置于第一堆积层310的远离核心层300的一侧，与第一堆积层310彼此接触并电连接。例如，重布线结构210和第一堆积层310位于核心层300的靠近主芯片模块110和无源器件矩阵120的一侧，而第二堆积层320位于核心层300的远离主芯片模块110和无源器件矩阵120的一侧。在本文中，混合基板的主表面是指其靠近或远离主芯片模块一侧的表面，且例如为沿图示的水平方向延伸的表面。

主芯片模块110和无源器件矩阵120与混合基板400电连接，并通过混合基板400彼此电连接，且可在平行于混合基板400的主表面的方向上并排设置于混合基板400的重布线结构210的远离主体基板350的一侧。也就是说，重布线结构210位于主芯片模块110与主体基板350之间以及无源器件矩阵120与主体基板350之间。在一些实施例中，每个无源器件矩阵120具有多个芯片区121和切割保留区122，且包括分别设置于多个芯片区121的多个无源器件芯片120a，多个无源器件芯片120a在平行于混合基板的主表面的方向上并排设置，并通过切割保留区122彼此间隔，其中无源器件矩阵120具有在多个芯片区121和切割保留区122连续延伸的衬底。

在一些实施例中，主芯片模块110和无源器件矩阵120的至少部分通过重布线结构210彼此电连接。例如，重布线结构210主要用于提供主芯片模块110中的一或多个芯片以及无源器件矩阵120中的多个无源器件芯片之间的电连接，且将主芯片模块110和无源器件矩阵120电连接至主体基板350，例如可实现信号和电源的互连。主体基板350可提供主芯片模块110和无源器件矩阵120与导电端子370之间的电连接。主体基板350的部分也可用于提供主芯片模块110和无源器件矩阵120之间的电连接。

例如，在混合基板400的远离主芯片模块110的一侧（即，第二堆积层320的远离核心层300的一侧）可设置有多个导电端子370。导电端子370可为或包括焊料球（solderball），例如是球栅阵列（ball grid array, BGA）。然而，本公开并不以此为限。例如，封装结构500可进一步通过导电端子370连接至其他外部构件，例如印刷电路板（printedcircuit board，PCB）。

图3示出根据本公开一些实施例的封装结构500的更具体结构的示意性截面图。

参考图3，在一些实施例中，核心层300包括核心介电层301和导电构件302；第一堆积层310包括第一介电层305和第一导电结构306；第二堆积层320包括第二介电层307和第二导电结构308；重布线结构210可包括第三介电层200和重布线层205。

例如，核心层300中的导电构件302可包括贯穿核心介电层301的导电通孔和/或位于核心介电层相对两侧的导电线，导电线和导电通孔彼此连接，且与堆积层中的导电层电连接。核心介电层301可为单层或多层结构，本公开对此并不进行限制。

例如，第一堆积层310的第一导电结构306可至少部分嵌置于第一介电层305中，且可包括一或多层导电线和/或导电通孔，所述导电通孔可用于提供位于不同层的导电线之间的电连接、所述导电线与核心层300的导电构件302之间的电连接和/或所述导电线与重布线层205之间的电连接。

例如，第二堆积层320的第二导电结构308可至少部分嵌置于第二介电层307中，且可包括一或多层导电线、导电通孔和/或导电接垫，所述导电通孔可用于提供位于不同层的导电线之间的电连接、所述导电线与核心层300的导电构件302之间的电连接和/或所述导电线与导电接垫之间的电连接；所述导电接垫可用于连接导电端子370，且可嵌置于第二介电层307或者也可凸出于第二介电层307的远离核心层300一侧的表面。应理解，为图式简要起见，图中并未具体示出第一堆积层和第二堆积层中的导电通孔。第一介电层305和第二介电层307可各自为单层或多层结构，且本公开并不对此进行限制。

例如，重布线结构210可具有一或多个重布线层（redistribution layer，RDL）205，且所述一或多个重布线层205可至少部分嵌置于第三介电层200中。第三介电层200可为单层或多层结构，且本公开并不对此进行限制；每个重布线层205可包括导电线201和/或导电通孔202。例如，所述导电通孔可用于提供位于不同层的导电线之间的电连接、所述导电线与第一堆积层310的第一导电结构306之间的电连接和/或导电线与主芯片模块和无源器件矩阵之间的电连接。

继续参考图3，主体基板350的第一导电结构306、导电构件302和第二导电结构308彼此电连接。重布线层205与第一导电结构306电连接，进而通过第一导电结构306与主体基板的其他导电元件连接。在本公开实施例中，重布线结构210包括在混合基板400中，其第三介电层200与主体基板的第一介电层305接触，且重布线层205与主体基板的第一导电结构306接触而电连接。相较于图1所示的封装件，封装结构500的重布线结构210和主体基板350直接接触而电连接，而无需通过位于两者之间的导电连接件等中间构件进行连接。如此一来，缩短了封装结构中的信号传输路径，提高了信号传输效率，且可减小信号损耗或衰减。在一些实施例中，混合基板400可利于高频信号的传输。

在混合基板400中，导电构件302、第一导电结构306、第二导电结构308和重布线层205可各自包括合适的导电材料，例如钛、铜等金属材料。第一介电层305、第二介电层307和第三介电层200可各自包括有机介电材料，且该些介电层的材料可彼此相同或不同。例如，第一介电层305、第二介电层307和第三介电层200各自的材料可选自聚酰亚胺（polyimide，PI）、味之素堆积膜（ABF）、树脂（例如，BT）等介电材料中的至少一种。

在一些实施例中，核心介电层301的材料可与第一介电层305、第二介电层307、第三介电层200的材料不同。例如，核心介电层301的刚度大于第一介电层305的刚度、第二介电层307的刚度和第三介电层200的刚度中的一或多者；例如，第一介电层305、第二介电层307、第三介电层200的刚度可均小于核心介电层301的刚度。也就是说，核心介电层301的杨氏模量（Young's modulus）大于第一介电层305、第二介电层307、第三介电层200中一或多者的杨氏模量；例如，第一介电层305、第二介电层307、第三介电层200的杨氏模量可均小于核心介电层301的杨氏模量。

在一些实施例中，核心介电层301的热膨胀系数小于第一介电层305、第二介电层307、第三介电层200中一或多者的热膨胀系数；例如，第一介电层305、第二介电层307、第三介电层200的热膨胀系数可均大于核心介电层301的热膨胀系数。

在一些实施例中，相较于第一至第三介电层，核心介电层的刚度可与主芯片模块中芯片的芯片衬底的刚度更匹配；例如，核心介电层的刚度与芯片衬底的刚度之间的第一刚度差值小于第一介电层、第二介电层或第三介电层的刚度与芯片衬底的刚度之间的第二刚度差值。

在一些实施例中，相较于第一至第三介电层，核心介电层的热膨胀系数可与主芯片模块中芯片的芯片衬底的热膨胀系数更匹配；例如，核心介电层的热膨胀系数与芯片衬底的热膨胀系数之间的第一热膨胀系数差值小于第一介电层、第二介电层或第三介电层的热膨胀系数与芯片衬底的热膨胀系数之间的第二热膨胀系数差值。

例如，主芯片模块110包括一或多个芯片，且每个芯片可包括芯片衬底S以及位于芯片衬底S上的装置层D。芯片衬底S可为或包括半导体衬底，例如是硅衬底，芯片衬底也可替代的或另外的包括其他合适的半导体材料，例如锗等。装置层D设置于芯片衬底S的一侧，且可包括有源装置（例如，晶体管）、无源装置（例如，电容、电感等）或其组合以及互联结构，各个装置可通过互联结构连接。应理解，不同芯片的芯片衬底可包括相同或不同的半导体材料，且不同芯片的装置层可包括相同或不同的装置。多个芯片的芯片衬底的刚度或热膨胀系数等差异不大，例如可大致相同。

在一些实施例中，核心介电层301的刚度和/或热膨胀系数可与芯片衬底S的刚度和/或热膨胀系数匹配，即具有较小的差异。例如，核心介电层301与芯片衬底S之间的刚度差值小于第一介电层305与芯片衬底S之间的刚度差值、第二介电层307与芯片衬底S之间的刚度差值以及第三介电层200与芯片衬底S之间的刚度差值中的至少一者。例如，第一至第三介电层与芯片衬底之间的刚度差值均大于核心介电层与芯片衬底之间的刚度差值。

例如，核心介电层301与芯片衬底S之间的热膨胀系数差值小于第一介电层305与芯片衬底S之间的热膨胀系数差值、第二介电层307与芯片衬底S之间的热膨胀系数差值以及第三介电层200与芯片衬底S之间的热膨胀系数差值中的至少一者。例如，第一至第三介电层与芯片衬底之间的热膨胀系数差值均大于核心介电层与芯片衬底之间的热膨胀系数差值。

例如，核心介电层包括无机材料。例如，核心介电层包括玻璃。核心介电层通过采用上述材料，可具有较好的热稳定性和机械强度。例如，本公开实施例的核心介电层的热稳定性和机械强度优于一些基板中使用有机材质的核心层。

在本公开实施例中，通过核心介电层的上述材料设置，即，将核心介电层设置成具有较大的刚度、较小的热膨胀系数和/或将核心介电层的刚度和/或热膨胀系数等设置成与芯片衬底匹配，可减小封装结构的翘曲风险。

继续参考图3，在一些实施例中，重布线层205的导电线比主体基板350中的导电线更精细。例如，重布线层205的导电线的线宽小于第一导电结构306的导电线的线宽和/或第二导电结构308的导电线的线宽；例如，重布线层205的导电线的线宽小于第一导电结构306的导电线的线宽，且小于第二导电结构308的导电线的线宽；第一导电结构306中导电线的线宽和第二导电结构308中导电线的线宽可大致相同。例如，重布线层205的导电线之间的线距小于第一导电结构306中导电线之间的线距和/或第二导电结构308中导电线之间的线距；例如，重布线层205中导电线之间的线距小于第一导电结构306中导电线之间的线距，且小于第二导电结构308中导电线之间的线距；第一导电结构306中导电线之间的线距和第二导电结构308中导电线之间的线距可大致相同。

应理解，导电线的线宽是指导电线的在其宽度方向上的宽度，且导电线的宽度方向与导电线的延伸方向垂直；导电线之间的线距是指两条相邻导电线之间的中心距（pitch），即大致等于两条相邻导电线之间的间距（spacing）与导电线的宽度之和。

在一些实施例中，第一导电结构306、第二导电结构308、重布线层205中导电线的层数可彼此相同或不同；例如，第一导电结构306和第二导电结构308中导电线的层数可彼此相同，且可不同于重布线层205中的导电线的层数；例如，重布线层205中的导电线的层数可小于第一导电结构306中导电线的层数和/或第二导电结构308中导电线的层数。

例如，第一介电层305、第二介电层307、第三介电层200的厚度可彼此相同或不同；例如，第一介电层305和第二介电层307的厚度可彼此大致相同；例如，第三介电层200的厚度可小于第一介电层305的厚度和/或第二介电层307的厚度。即，相较于第一堆积层310和第二堆积层320，重布线结构210可具有较小的整体厚度。

在一些实施例中，主芯片模块110和无源器件矩阵120的至少部分通过混合基板400的重布线结构210彼此电连接。例如，主芯片模块110中的多个芯片中至少部分芯片可通过重布线结构210彼此电连接；例如，主芯片模块110的多个芯片和无源器件矩阵的多个无源器件芯片中的至少部分芯片之间可通过重布线结构210彼此电连接。例如，主芯片模块110的多个芯片以及无源器件矩阵的多个无源器件芯片中的一些芯片之间也可通过重布线结构210以及主体基板350中的导电元件彼此电连接。

在一些实施例中，通过将混合基板400中的主体基板的导电线和重布线结构的导电线设置成具有不同的线宽线距，可满足不同的走线需求。

在一些实施例中，混合基板400还包括阻焊层（solder mask）360。例如，阻焊层360设置在主体基板350的远离重布线结构210的一侧，覆盖主体基板350该侧的表面，且具有开口以暴露出第二堆积层320中第二导电结构的部分表面（例如，导电接垫的表面），使得导电端子370可通过阻焊层360的所述开口与第二导电结构电连接。

在一些实施例中，由于主体基板350和重布线结构210直接接触，因此在主体基板350的靠近重布线结构210的一侧可不设置阻焊层。

继续参考图3，在一些实施例中，主芯片模块110中的各个芯片通过第一导电凸块107电连接至混合基板400，无源器件矩阵120中的各个无源器件芯片120a通过第二导电凸块108电连接至混合基板400。第一导电凸块107设置于主芯片模块的各芯片和重布线层之间，以将芯片电连接至重布线结构；第二导电凸块108设置于无源器件矩阵和重布线层之间，以将无源器件芯片电连接至重布线结构。例如，第一导电凸块107和第二导电凸块108可各自为或包括微凸块（micro-bump）等导电凸块。

在一些实施例中，封装结构500还包括底部填充层160，填充主芯片模块110与重布线结构210之间的空间以及无源器件矩阵120与重布线结构210之间的空间，并在平行于混合基板主表面的方向上环绕第一导电凸块107和第二导电凸块108。

在一些实施例中，封装结构500还包括包封层180，设置于混合基板400上，例如设置于重布线结构210的远离主体基板350的一侧，且环绕包覆主芯片模块110和无源器件矩阵120。例如，包封层180覆盖并接触主芯片模块110的侧壁、无源器件矩阵120的侧壁，并填充主芯片模块110和无源器件矩阵120之间的间隙。在一些实施例中，包封层180可还覆盖主芯片模块110和无源器件矩阵120的远离混合基板400一侧的表面，其中主芯片模块110和无源器件矩阵120的远离重布线结构210一侧的表面（即，图3所示的上表面）可在平行于混合基板主表面的方向上大致齐平。在替代实施例中，包封层180的远离混合基板400一侧的表面、主芯片模块110的远离混合基板400一侧的表面以及无源器件矩阵120的远离重布线结构210一侧的表面可在平行于混合基板主表面的方向上大致齐平；即，主芯片模块110和无源器件矩阵120的远离混合基板400一侧的表面可暴露出，而不被包封层180覆盖。

图4示出根据本公开一些实施例的封装结构500的示意性平面图。图3例如是沿图4的线I-I’截取的截面图。

参考图3和图4，在一些实施例中，在平行于混合基板主表面的方向上，混合基板400的重布线结构210和主体基板350可具有大致相同的尺寸（例如，宽度、面积等）。重布线结构210和主体基板350在混合基板主表面（或者平行于该主表面的参考平面）上的正投影可彼此重合。例如，如图3所示，重布线结构210的侧壁和主体基板350的侧壁可在垂直于混合基板主表面的方向上彼此大致对齐。

例如，重布线结构210是直接形成在主体基板350上，所形成的重布线结构210具有与主体基板350大致相同的上述尺寸。在本公开实施例中，混合基板400将重布线结构210和主体基板350整合在一起，可简化工艺流程，减少工艺成本。

在一些实施例中，主芯片模块110包括一或多个芯片，所述一或多个芯片可各自为***芯片（system on chip，SoC）、数字信号处理器（digital signal processor，DSP）芯片、图形处理器（graphic processing unit，GPU）、专用集成电路（application specificintegrated circuit，ASIC）芯片、存储器芯片等。例如，主芯片模块110包括多个芯片，且多个芯片中可包括相同类型或不同类型的芯片。多个芯片并排设置在混合基板上，且可通过混合基板彼此电连接。

例如，主芯片模块110包括一或多个第一芯片101和一或多个第二芯片102a、102b、102c、102d；一或多个第一芯片和一或多个第二芯片通过混合基板彼此电连接。例如，第一芯片、第二芯片以及多个无源器件芯片通过混合基板中的重布线结构彼此电连接。例如，一或多个第一芯片可包括逻辑芯片，所述逻辑芯片例如可包括***芯片（system on chip，SoC）；一或多个第二芯片可包括存储器芯片，所述存储器芯片例如可包括高带宽存储器（high bandwidth memory，HBM）芯片。

例如，主芯片模块中的每个芯片可均包括图3所示的芯片衬底和装置层，且导电凸块设置在装置层的远离芯片衬底的一侧。可将芯片的具有导电凸块或靠近装置层的一侧称为芯片的前侧或有源侧，并可将芯片的衬底所在的一侧（即与前侧相对的一侧）称为背侧。例如，主芯片模块中的各芯片可倒装设置在混合基板上，使得其前侧面向混合基板的重布线结构，且可通过导电凸块等导电连接件与重布线结构电连接。

在一些实施例中，多个无源器件矩阵120和主芯片模块110中的多个芯片并排设置在混合基板上，且无源器件矩阵与相邻芯片间隔设置。

图5示出根据本公开一些实施例的无源器件矩阵120的示意性放大平面图以及无源器件矩阵中的无源器件芯片的示意性放大图；图6示出根据本公开一些实施例的无源器件矩阵的沿图5的线A-A截取的示意性截面图。

参考图3至图6，无源器件矩阵120具有多个芯片区121和切割保留区122，且包括分别位于多个芯片区121的多个无源器件芯片120a。在每个无源器件矩阵120中，多个芯片区121可在平行于混合基板主表面的方向上并排设置，例如可沿第一方向D1、第二方向D2排列成包括一或多行和/或一或多列的阵列；切割保留区122位于各个芯片区121周围，且将相邻芯片区121间隔开。每个芯片区121对应一个无源器件芯片120a，即，无源器件矩阵120包括多个无源器件芯片120a，多个无源器件芯片120a并排设置（例如，阵列排布），且通过切割保留区122彼此间隔。第一方向D1和第二方向D2彼此相交，例如彼此垂直。

例如，多个无源器件芯片120a可具有大致相同的尺寸；位于同一行的多个无源器件芯片120a可在第一方向D1上彼此大致对齐，例如具有在第一方向D1上彼此对齐的侧壁（或称为侧边）；位于同一列的多个无源器件芯片120a可在第二方向D2上彼此大致对齐，例如具有在第二方向D2上彼此对齐的侧壁。

例如，切割保留区122可呈网格状；例如，切割保留区122可具有沿第一方向D1延伸的第一子区122a和沿第二方向D2延伸的第二子区122b。例如，多个第一子区122a彼此平行的沿第一方向D1延伸，且沿第二方向D2排列；多个第二子区122b彼此平行的沿第二方向D2延伸，且沿第一方向D1排列；多个第一子区122a和多个第二子区122b彼此交叉并界定多个芯片区121。每个芯片区121可被切割保留区122环绕。

参考图5和图6，在一些实施例中，无源器件矩阵120包括衬底100、设置于衬底100一侧的介电结构105以及多个无源器件106。衬底100可为半导体衬底，例如是硅衬底，衬底也可替代的或另外的包括其他合适的半导体材料，例如锗等。例如，介电结构105的材料可包括含硅材料，例如是氧化硅、氮化硅、氮氧化硅、其类似物或其组合等，且可为单层结构或多层结构，例如是包括多个介电层的多层结构。多个无源器件106设置于芯片区121中，且无源器件106的至少部分可嵌置于衬底100和介电结构105的至少一者中。

例如，衬底100在多个芯片区121和切割保留区122中连续延伸，且包括位于多个芯片区121中的第一衬底部100a和位于切割保留区122中的第二衬底部100b。多个第一衬底部100a和第二衬底部100b彼此接触且连续，且具有相同的材料。即，包括多个第一衬底部100a和第二衬底部100b的衬底100是一体成型的连续衬底，在第一衬底部和第二衬底部之间可不插置有其他材料层，且两者之间没有界面（interface）。应理解，图中以虚线示出芯片区和切割保留区之间的边界，仅为便于图式说明，并不表示芯片区和切割保留区之间具有界面。

例如，介电结构105在多个芯片区121和切割保留区122中连续延伸，且包括位于多个芯片区121中的第一介电部105a和位于切割保留区122中的第二介电部105b。多个第一介电部105a和第二介电部105b彼此接触且连续，且具有相同的材料。应理解，介电结构105在芯片区和切割保留区连续延伸是指介电结构105中的一或多个介电层各自在该些区域内连续延伸，且多个第一介电部和第二介电部的位于相应介电层中的部分彼此接触且连续，而不具有位于其间的界面。

也就是说，位于多个芯片区121的多个无源器件芯片120a和切割保留区122共用同一衬底100，且共用同一介电结构105。在一些实施例中，每个无源器件芯片120a包括设置于相应芯片区121的第一衬底部100a和第一介电部105a的至少一者中或上的一或多个无源器件106。应理解，图中所示的各芯片区121的无源器件的数量、位置和结构等均为例示说明，且本公开并不以此为限。

在一些实施例中，切割保留区122至少包括第二衬底部100b和第二介电部105b。多个无源器件芯片120a的一或多个无源器件106可不延伸至切割保留区122中。无源器件芯片120a的一或多个无源器件106在沿平行于衬底主表面的方向延伸的参考平面上的正投影与切割保留区122在所述参考平面上的正投影错开，所述参考平面例如是图3所示的混合基板400的主表面。在本文中，多个构件在同一参考平面上的正投影错开是指所述多个构件的所述正投影不交叠，且包括所述多个构件的所述正投影彼此间隔开而不交叠，也包括所述多个构件的所述正投影彼此邻接但不交叠的情况。

在一些实施例中，切割保留区122还设置有对准标记（align mark），对准标记可设置于第二衬底部100b和第二介电部105b的至少一者中或上。例如，切割保留区122具有设置于第二介电部105b上的对准标记103。应理解，图中所述的对准标记103的数量、形状和位置等结构特征仅为例示说明，且本公开并不以此为限，可根据实际产品需求进行相应的设计。

在一些实施例中，无源器件矩阵120为集成无源器件矩阵，且其中的无源器件芯片中包括电容，或者可还包括其他类型的无源器件。例如，无源器件矩阵120为电容矩阵，且每个无源器件芯片包括一或多个电容，所述一或多个电容例如可为或包括硅电容。例如，无源器件106为电容，例如可为金属-绝缘体-金属（metal-insulator-metal，MIM）电容、深沟槽式电容（deep trench capacitor，DTC）等任意合适类型的电容。图6以MIM电容为例示意性的示出电容的嵌置于介电结构中的电极板，但本公开实施例的电容结构并不以此为限。

参考图3至图6，无源器件矩阵120还包括设置于多个芯片区121的多个第二导电凸块108；第二导电凸块108与无源器件芯片120a的无源器件106电连接，并用作无源器件芯片120a的外部连接点，例如用于无源器件芯片120a和重布线结构之间的电连接。例如，在每个无源器件芯片120a中可设置有与一或多个电容的相应电极板电连接的多个第二导电凸块108。第二导电凸块108可为单层或多层结构，且可包括钛、铜、镍、锡、银等金属材料、其合金或其组合。例如，在一些示例中，第二导电凸块108可为多层结构，且包括依次堆叠在衬底上方的第一金属层、第二金属层和焊料层；例如，第一金属层可为或包括钛铜（TiCu）层，第二金属层可为或包括镍层，焊料层可包括锡银（SnAg），但本公开并不以此为限。多个第二导电凸块108的类型、尺寸（例如，宽度、面积、间距）等可根据产品需求进行设置和调整。

在一些实施例中，在无源器件矩阵120为电容矩阵的情况下，无源器件矩阵120中的多个无源器件芯片120a的多个电容可彼此并联，例如可通过混合基板的重布线结构和/或主体基板彼此并联；在同一无源器件芯片120a包括多个电容的情况下，所述多个电容也可彼此并联。在封装结构中设置有多个无源器件矩阵120时，多个无源器件矩阵120的多个电容也可彼此并联。将多个电容彼此并联，可增大无源器件矩阵的整体电容量，从而有利于减小封装结构电路中的容抗和阻抗，进而更有利于减小封装结构的电源噪声。

参考图3至图5，在一些实施例中，无源器件矩阵120的多个无源器件芯片120中可包括边缘无源器件芯片，所述边缘无源器件芯片位于无源器件矩阵120的边缘，例如可与主芯片模块110相邻或靠近包封层180的边缘。举例来说，无源器件矩阵120排列成n×m（即，n行m列，其中n≥1，m≥1，且m+n＞2）的阵列，且位于第1行、第n行、第1列、第m列的无源器件芯片120为边缘无源器件芯片。也就是说，边缘无源器件芯片为无源器件矩阵的多个无源器件芯片中处于最外侧的无源器件芯片；无源器件矩阵的边缘包括无源器件矩阵的侧壁以及靠近其侧壁的部分区域。

例如，边缘无源器件芯片的一侧可与主芯片模块相邻（例如，面向主芯片模块）或靠近包封层180的边缘，且被包封层180包覆（即，包封），且边缘无源器件芯片的另一侧靠近其他无源器件芯片，与切割保留区122邻接，且与包封层180分离。

例如，边缘无源器件芯片具有彼此相对或相邻的第一芯片侧和第二芯片侧；边缘无源器件芯片的第一芯片侧面向主芯片模块或靠近包封层的边缘，且被包封层包覆；边缘无源器件芯片的第二芯片侧面向无源器件矩阵中的其他无源器件芯片，且与切割保留区邻接，并与包封层分离。

例如，结合图3至图5，在图5所示的排列成5×8（即，5行8列）阵列的无源器件矩阵120的示例中，位于第1行、第5行、第1列、第8列的无源器件芯片120a为边缘无源器件芯片。例如，边缘无源器件芯片的至少一侧是面向主芯片模块或靠近包封层边缘，且边缘无源器件芯片的至少另一侧面向其他无源器件芯片且邻接切割保留区122。

例如，边缘无源器件芯片可具有彼此相邻或在平行于混合基板主表面的方向（例如，第一方向D1或第二方向D2）上相对的第一芯片侧a1和第二芯片侧a2，边缘无源器件芯片的第一芯片侧a1面向主芯片模块或靠近包封层的边缘，且被包封层包覆（即，包封）；而边缘无源器件芯片的第二芯片侧a2面向其他无源器件芯片，且与切割保留区122邻接，并与包封层分离。位于边缘无源器件芯片第二芯片侧a2的切割保留区122位于所述边缘无源器件芯片和相邻无源器件芯片之间，且与包封层分离。

在一些实施例中，边缘无源器件芯片的第一芯片侧a1也可设置有切割保留区122，或者边缘无源器件芯片第一芯片侧a1可直接裸露在无源器件矩阵的侧壁，而该侧可不设置切割保留区。边缘无源器件芯片的第一芯片侧a1被包封层包覆可包括位于边缘无源器件芯片的第一芯片侧a1的部分边缘切割保留区的表面被包封层覆盖且与所述包封层接触，或者边缘无源器件芯片的第一芯片侧a1的侧表面被包封层覆盖且与所述包封层接触。

参考图4，在一些实施例中，混合基板400的重布线结构210具有芯片接合区BR，用于接合主芯片模块110和无源器件矩阵120。例如，芯片接合区BR在混合基板400上可居中设置，即，从平面图来看，芯片接合区BR的中心可与混合基板400的中心（例如，重布线结构210的中心、主体基板350的中心）重合，芯片接合区BR可为关于延伸穿过所述中心的中心线对称的结构，且混合基板400可为关于所述中心线对称的结构。

芯片接合区BR具有第一接合区R1和第二接合区R2，第一接合区R1用于接合主芯片模块110中的一或多个芯片，且又可被称为主芯片接合区；第二接合区R2用于接合无源器件矩阵120，且可又被称为无源器件接合区。在芯片接合区BR中，可具有一或多个第二接合区R2；在具有多个第二接合区R2的情况下，多个第二接合区R2可在平行于混合基板主表面的方向上位于第一接合区R1的相同侧或不同侧。例如，主芯片模块110中的所有芯片均设置于第一接合区R1中，且每个第二接合区R2可对应设置一个无源器件矩阵120；即，无源器件矩阵120可与第二接合区R2一一对应设置。在具有多个无源器件矩阵120的情况下，多个无源器件矩阵120可在平行于混合基板主表面的方向上设置于主芯片模块110的相同侧或不同侧。

在一些实施例中，主芯片模块110中的多个芯片可在第一接合区R1中大致均匀分布。在一些示例中，主芯片模块110中的多个芯片可具有不同的形状或尺寸等，使得第一接合区R1可能具有不规则的形状。第二接合区R2为芯片接合区BR中除第一接合区R1之外的空余区域，无源器件矩阵120设置于第二接合区R2中，以填补芯片接合区BR的空余区域；例如，第二接合区R2和第一接合区R1共同构成的芯片接合区BR可具有大致规则形状的轮廓，且例如可大致呈对称形状。

例如，在图4所示的示例中，多个第二接合区R2分别位于第一接合区R1的角落，靠近混合基板的边缘，主芯片模块110的第一芯片和多个第二芯片接合至重布线结构210的第一接合区R1，多个无源器件矩阵120分别接合至重布线结构210的多个第二接合区R2。多个无源器件矩阵120设置于主芯片模块110的角落，靠近混合基板的边缘。

在一些实施例中，如图4所示，从平面图来看，第一芯片101可相对于重布线结构210居中设置，第一芯片101可为轴对称结构；例如，第一芯片101的对称轴可与重布线结构210的中心线在混合基板主表面上的正投影重合，重布线结构210的所述中心线可沿第一方向D1延伸或沿第二方向D2延伸，且也可为重布线结构210的对称轴。在一些实施例中，多个第二芯片具有大致相同的形状、尺寸，且可相对于重布线结构210的沿第一方向或第二方向延伸的中心线对称设置。例如，第一芯片101具有在第一方向D1上彼此相对的第一侧和第二侧，第二芯片102a和第二芯片102b设置于第一芯片101的第一侧，第二芯片102c和第二芯片102d设置于第一芯片101的第二侧；第二芯片102a和第二芯片102c可关于沿第二方向D2延伸的第一芯片101的对称轴或重布线结构210的中心线对称设置；类似的，第二芯片102b和第二芯片102d可关于沿第二方向D2延伸的第一芯片101的对称轴或重布线结构210的中心线对称设置。第二芯片102a和第二芯片102b可关于沿第一方向D1延伸的第一芯片的对称轴或重布线结构的中心线对称设置；第二芯片102c和102d可关于沿第一方向D1延伸的第一芯片的对称轴或重布线结构的中心线对称设置。

无源器件矩阵120可在第一方向D1和第二方向D2的至少一者上与主芯片模块中的一或多个芯片交叠。在本文中，多个构件在某一方向上交叠表示所述多个构件在垂直于该方向的参考平面上的正投影交叠；即，无源器件矩阵120在垂直于第一方向D1或第二方向D2的参考平面（例如，混合基板的侧壁的延伸平面）上的正投影与主芯片模块中的一或多个芯片在所述参考平面上的正投影交叠。

例如，无源器件矩阵120可在第一方向D1上设置在第一芯片101的一侧，且在第二方向D2上设置在第二芯片的一侧。在封装结构中设置有多个无源器件矩阵120的情况下，多个无源器件矩阵120的形状、尺寸等可彼此相同或不同。在一些示例中，无源器件矩阵120可具有大致相同和形状。尺寸，且可彼此大致对称设置。例如，在图4所示的示例中，位于芯片接合区的左上角和右上角的两个无源器件矩阵或者位于芯片接合区的左下角和右下角的两个无源器件矩阵可关于沿第二方向D2延伸的第一芯片的对称轴或重布线结构的中心线对称设置；位于芯片接合区的左上角和左下角的两个无源器件矩阵或者位于芯片接合区的右上角和右下角的两个无源器件矩阵可关于沿第一方向D1延伸的第一芯片的对称轴或重布线结构的中心线对称设置。

在一些实施例中，从平面图来看，无源器件矩阵120和主芯片模块110可具有在平行于混合基板主表面的方向上大致对齐的侧壁（或称为侧边）。例如，无源器件矩阵120的一侧边可与第一芯片101的沿第一方向D1延伸的侧边在第一方向D1上对齐；例如，无源器件矩阵120的一侧边可与第二芯片的沿第二方向D2延伸的侧边在第二方向D2上对齐。

在本公开实施例中，通过在混合基板的芯片接合区的空余区域设置无源器件矩阵，可有利于平衡封装结构的应力，从而减小或避免封装结构的翘曲。

应理解，图4所示的主芯片模块110的各芯片以及无源器件矩阵120的形状、尺寸、数量和排列方式等仅为例示说明，且本公开并不以此为限。主芯片模块110的各芯片和无源器件矩阵120的尺寸、数量和排列方式等可根据实际产品设计和需求进行设置和调整，并使得主芯片模块110搭配使用无源器件矩阵120可平衡应力，降低封装结构的翘曲。

继续参考图3至图6，在一些实施例中，将无源器件矩阵120设置在混合基板上，除了可减小或避免封装结构的翘曲外，无源器件矩阵还可为主芯片模块提供相应的电学性能。例如，无源器件矩阵120可为或包括电容矩阵，且其中的无源器件芯片120a可均为或包括硅电容。设置无源器件矩阵120除了可减小封装结构的翘曲外，还可有利于提高封装结构的电源性能和可靠度。例如，相较于图1所示的安装在基板上的陶瓷电容，硅电容谐振频率更高，可有效减少高频噪声，硅电容具有更低的寄生电阻和/或更低的寄生电感，更有利于减小电源网络阻抗，进而可大幅减小电源噪声，并且硅电容即使在高温下也具有较高的稳定性，因此可提高封装结构的电源性能和可靠度。另一方面，相较于陶瓷电容，硅电容具有较小的尺寸（例如，宽度、厚度等），单位体积内可设置更多的硅电容，从而有利于增加电容矩阵的整体电容量，进而更有利于减小电源噪声。

具体来说，在理想条件下，电容器可被认为是只有电容特性的纯电容器，但实际上电容器还会有电阻特性和电感特性与之耦合，即还具有寄生电阻和/或寄生电感，其中寄生电阻称为等效串联电阻（Equivalent Series Resistance，ESR），寄生电感称为等效串联电感（Equivalent Series Inductance，ESL）。也就是说，电容器中不仅存在电容量C，还存在电阻分量（即ESR）、电感分量（即ESL），因此，电容器的阻抗特性曲线呈现“V”形，在谐振频率之前呈容性特性，随着频率升高，阻抗下降，谐振频率的阻抗取决于ESR；过了谐振频率之后，阻抗特性变为感性，阻抗随着频率升高而升高。感性阻抗特性取决于ESL。ESR越小，谐振频率的阻抗越低。ESL越小，感性区域的阻抗越低，因此越小的ESR、ESL越有利于高频噪声的去除，硅电容有更小的ESR和/或ESL，可以更好的改善电源网络阻抗，进而减小电源噪声。

例如，以相同电容值（例如，180nf）的硅电容和陶瓷电容为例，陶瓷电容的谐振频点可位于20MHz附近，硅电容的谐振频点可位于100MHz附近，硅电容的ESL可约为陶瓷电容的1/10。也就是说，硅电容对于封装结构上的高频噪声具有很好的抑制效果，且其ESL仅为陶瓷电容的1/10，因此具有更好的去耦（即，去除芯片电源管脚上的噪声）作用。

在具有多个无源器件矩阵时，多个无源器件矩阵的尺寸及其所包含的无源器件芯片的数量可相同或不同；在多个无源器件矩阵为多个电容矩阵的情况下，多个电容矩阵的电容值可相同或不同。例如，可使用具有不同电容值的多个电容矩阵，从而可减小不同频率点的噪声。

例如，在图4所示的示例中，4个电容矩阵可使用同一种电容类型；举例来说，每个电容矩阵中单颗电容的电容值为1μf，每个5×8电容矩阵的电容值则为5×8×1μf=40μf；则4个电容矩阵总的电容量为40μf×4=160μf。在另一些示例中，也可使用具有不同电容值的电容矩阵的组合进行电源滤波，例如可采用分别具有1uf、500nf、180nf、140nf等等电容值的多个电容矩阵，分别将该多个电容矩阵设置在不同的空余区域。应理解，上述关于电容容量的描述仅为例示说明，且本公开并不以此为限，相应电容矩阵的电容可根据产品需求进行设置。

在一些实施例中，当无源器件矩阵120是电容矩阵时，设置无源器件矩阵120除了有利于改善封装结构的翘曲，提高封装结构的电源性能，还可有利于减小封装器件的整体尺寸，且有利于提高封装结构的可靠性。例如，在一些没有设置所述电容矩阵的封装结构中，在混合基板400内部嵌置无源器件可能无法实施或者工艺难度太大，因此需在混合基板400上设置陶瓷电容等电容器以降低电源噪声，但陶瓷电容的等效串联电阻（ESR）和等效串联电感（ESL）较高，无法改善高频噪声。此外，陶瓷电容的尺寸相对较大，占用面积较大，若陶瓷电容设置在混合基板的靠近主芯片模块的一侧，则该陶瓷电容需占用较大的空间，从而导致封装结构的整体尺寸可能较大。若陶瓷电容设置在混合基板的远离主芯片模块的一侧，则与主芯片的距离较远，其所能起到的滤波作用有限；而且，若电容器与导电端子设置在混合基板的同一侧，因此需要牺牲部分导电端子的区域来设置电容器，这对于功耗较大的芯片来说可能存在不利影响。

而在本公开实施例中，由于在混合基板400上设置有具有多个电容芯片的电容矩阵，而且使用电容矩阵可在单位面积内可设置更多的电容芯片，即，电容矩阵具有增大的电容量，因而更有利于减小封装结构电路中的阻抗，进而更有利于减小电源噪声。本公开实施例的无源器件矩阵的尺寸、电容量等可根据产品需要进行设置和调整。

而且，由于设置了电容矩阵，因此可无需在混合基板上设置陶瓷电容等电容器或者可减少设置在混合基板上的陶瓷电容的数量，因此可避免额外占用混合基板上的面积或者可减小该些电容器所占用的混合基板上的面积，从而有利于减小封装结构的整体尺寸。例如，在一些实施例中，可选择性的在混合基板400的远离导电端子370的一侧设置陶瓷电容220。在一些实施例中，可省略陶瓷电容220，如此可更有利于减小封装结构的整体尺寸。图中以虚线示出陶瓷电容220，表示陶瓷电容可选择性的设置在混合基板上，且在一些示例中可省略。而且，在本公开实施例中，由于设置了电容矩阵可有效减小电源噪声，因此可无需在混合基板400的远离主芯片模块的一侧再设置电容器，从而无需占用导电端子370的区域，因此可设置足够数量的导电连接件以提供封装结构与外部构件（例如，电源端）的电连接。

图7示出根据本公开一些实施例的无源器件晶圆10的平面图。例如，封装结构中的无源器件矩阵120切割自所述无源器件晶圆。

参考图7，在一些实施例中，无源器件晶圆10设置有多个芯片区121和切割区12，每个芯片区121中设置有一个无源器件芯片120a；多个无源器件芯片120a通过切割区12彼此间隔。多个无源器件芯片120a可阵列排布，例如可沿第一方向D1和第二方向D2排列成包括多行多列的阵列。切割区12位于相邻无源器件芯片120a之间，以将相邻无源器件芯片120a间隔开。在切割区12中可设置有一或多个对准标记，所述对准标记例如是用于无源器件芯片的制造工艺期间、晶圆切割工艺等工艺期间的对准。

例如，矩阵区MR位于无源器件晶圆中，矩阵区MR包括多个无源器件芯片120a和位于所述多个无源器件芯片120a之间的第一切割区12a；矩阵区MR为后续形成的无源器件矩阵120在晶圆切割工艺前在晶圆中所处的区域。第一切割区12a为切割区12的位于矩阵区MR中的部分，且切割区12还包括位于矩阵区MR周围的第二切割区12b。

通过晶圆切割工艺对无源器件晶圆10进行切割工艺，以将晶圆的位于矩阵区MR中的部分从晶圆切割下来，并形成无源器件矩阵120，即，通过晶圆切割工艺将位于矩阵区MR的无源器件矩阵与晶圆中的其他无源器件芯片分离。例如，沿切割路径对无源器件晶圆10进行晶圆切割工艺，所述切割路径至少部分沿第二切割区12b延伸，以将无源器件矩阵与位于矩阵区MR以外的其他无源器件芯片分离，并形成如图5所示的无源器件矩阵120。在一些实施例中，可将晶圆切割工艺前位于晶圆的矩阵区中的无源器件矩阵称为初始无源器件矩阵；也就是说，晶圆切割工艺将初始无源器件矩阵从晶圆中切割下来，以形成无源器件矩阵。

例如，图7示意性的示出所述晶圆切割工艺的第一切割路径CL1、第二切割路径CL2、第三切割路径CL3和第四切割路径CL4，该些切割路径各自至少部分沿矩阵区周围的第二切割区12b延伸。例如，第一切割路径CL1和第二切割路径CL2可沿第一方向D1延伸，第三切割路径CL3和第四切割路径CL4可沿第二方向D2延伸，该些切割路径彼此交叉，且界定无源器件矩阵的边界。晶圆切割工艺的切割路径不经过位于矩阵区内的多个无源器件芯片之间的第一切割区12a。所述晶圆切割工艺可为或包括机械锯切（mechanical saw）工艺、激光钻孔（laser drilling）工艺、激光切割工艺或其组合。

在晶圆切割工艺后，位于矩阵区MR中的无源器件矩阵120与晶圆的位于矩阵区MR以外的其他无源器件芯片分离；而位于矩阵区MR内的多个无源器件芯片120a，由于该些无源器件芯片120a之间的切割区并未被经历切割工艺，因此保留在所形成的无源器件矩阵120中，即形成图5和图6所示的切割保留区122的至少部分，且无源器件矩阵中的多个无源器件芯片120a依然彼此连续，共用同一衬底，而未彼此独立。在一些实施例中，无源器件矩阵120的边缘无源器件芯片的外侧壁以外的第二切割区12b可能部分在切割工艺中被移除，而部分保留在无源器件矩阵120中，且作为切割保留区122的部分；在另一些实施例中，无源器件矩阵120的边缘无源器件芯片的外侧壁以外的第二切割区12b可在所述晶圆切割工艺中被完全移除，且使得边缘无源器件的侧壁可暴露在无源器件矩阵的侧壁处。

在一些实施例中，在封装结构500的制造方法中包括以下步骤：将主芯片模块110中的一或多个芯片接合至重布线结构210的第一接合区R1，第一接合区R1又可被称为主芯片接合区。接着，计算重布线结构210的芯片接合区BR的除第一接合区R1之外的空余区域（即，第二接合区R2）的空余面积。应理解，可具有一或多个空余区域，当具有多个空余区域时，分别计算多个空余区域的空余面积。每个空余区域对应一个无源器件矩阵。

基于所述空余面积设定所需无源器件矩阵的矩阵面积；例如，所述矩阵面积可小于或大致等于所述空余面积。基于所设定的矩阵面积在无源器件晶圆中确定矩阵区的位置；例如，根据所述矩阵面积计算得出无源器件矩阵中的无源器件芯片的数量和排列方式；例如，无源器件矩阵包括排列成n×m阵列的多个无源器件芯片，且此步骤可计算得出n和m的数值。例如，可根据无源器件晶圆中单个无源器件芯片的尺寸以及切割区的尺寸等计算得出满足所述矩阵面积的矩阵形式，即得出n和m的数值；接着在晶圆中确定符合要求的矩阵区的位置。之后，进行上述晶圆切割工艺，以将位于所述矩阵区中的无源器件矩阵从无源器件晶圆上切割下来，即将所需的排列成n×m阵列的无源器件矩阵从无源器件晶圆上切割下来，并使得所形成的无源器件矩阵的尺寸匹配上述空余区域的尺寸。

应理解，当具有多个空余区域时，分别计算得到多个空余区域的空余面积之后，且可进行一次或多次后续步骤，从而得到与每个空余区域匹配的无源器件矩阵。不同空余区域的多个无源器件矩阵可切割自同一无源器件晶圆或不同无源器件晶圆，且所述多个无源器件矩阵的尺寸等可相同或不同。多个无源器件矩阵的电容值可相同或不同。

将无源器件矩阵120从晶圆上切割下来之后，将无源器件矩阵120接合至重布线结构210的空余区域，即，第二接合区R2。

因此，本公开实施例的封装结构采用无源器件矩阵还可简化工艺，例如可简化上述晶圆切割工艺以及无源器件矩阵的多个无源器件芯片与混合基板之间的接合工艺，如此可提高工艺效率，且可降低芯片失效风险，提升良率，降低工艺成本。

有以下几点需要说明：

（1）本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

（2）在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (22)

1.一种封装结构，其特征在于，包括：

混合基板，包括主体基板和重布线结构，所述主体基板包括核心层、第一堆积层和第二堆积层，其中在垂直于所述混合基板的主表面的方向上，所述第一堆积层和所述第二堆积层设置于所述核心层的相对两侧，所述重布线结构设置于所述第一堆积层的远离所述核心层的一侧，且与所述主体基板接触并电连接；

主芯片模块和至少一个无源器件矩阵，通过所述混合基板彼此电连接，且在平行于所述混合基板的主表面的方向上并排设置于所述重布线结构的远离所述主体基板的一侧，

其中每个所述无源器件矩阵具有多个芯片区和切割保留区，且包括分别设置于所述多个芯片区的多个无源器件芯片，所述多个无源器件芯片在平行于所述混合基板的主表面的方向上并排设置，并通过所述切割保留区彼此间隔，其中所述无源器件矩阵具有在所述多个芯片区和所述切割保留区连续延伸的衬底。

2.根据权利要求1所述的封装结构，其特征在于，所述核心层包括核心介电层和导电构件，所述第一堆积层包括第一介电层和第一导电结构，所述第二堆积层包括第二介电层和第二导电结构，所述第一导电结构、所述导电构件和所述第二导电结构彼此电连接，所述重布线结构包括第三介电层和重布线层，且所述第三介电层与所述第一介电层接触，所述重布线层与所述第一导电结构接触并电连接。

3.根据权利要求2所述的封装结构，其特征在于，所述核心介电层的刚度大于所述第一介电层的刚度、所述第二介电层的刚度和所述第三介电层的刚度中的一或多者。

4.根据权利要求2所述的封装结构，其特征在于，所述主芯片模块中的芯片包括芯片衬底，且所述核心介电层的刚度与所述芯片衬底的刚度之间的第一刚度差值小于所述第一介电层、所述第二介电层或所述第三介电层的刚度与所述芯片衬底的刚度之间的第二刚度差值。

5.根据权利要求2所述的封装结构，其特征在于，所述主芯片模块中的芯片包括芯片衬底，且所述核心介电层的热膨胀系数与所述芯片衬底的热膨胀系数之间的第一热膨胀系数差值小于所述第一介电层、所述第二介电层或所述第三介电层的热膨胀系数与所述芯片衬底的热膨胀系数之间的第二热膨胀系数差值。

6.根据权利要求2所述的封装结构，其特征在于，所述核心介电层包括无机材料。

7.根据权利要求2所述的封装结构，其特征在于，所述核心介电层包括玻璃。

8.根据权利要求2所述的封装结构，其特征在于，所述重布线层的导电线的线宽小于所述第一导电结构和/或所述第二导电结构中的导电线的线宽。

9.根据权利要求1所述的封装结构，其特征在于，在所述混合基板中，所述重布线结构的侧壁与所述主体基板的侧壁在垂直于所述混合基板的主表面的方向上对齐。

10. 根据权利要求1-9中任一项所述的封装结构，其特征在于，所述无源器件矩阵包括：

所述衬底，包括位于所述多个芯片区中的第一衬底部和位于所述切割保留区中的第二衬底部；以及

介电结构，设置于所述衬底的一侧，在所述多个芯片区和所述切割保留区连续延伸，且包括位于所述多个芯片区中的第一介电部和位于所述切割保留区中的第二介电部；

其中每个无源器件芯片包括设置于所述第一衬底部和所述第一介电部的至少一者中或上的一或多个无源器件。

11.根据权利要求10所述的封装结构，其特征在于，所述切割保留区至少包括所述第二衬底部和所述第二介电部，且所述一或多个无源器件在所述混合基板上的正投影与所述切割保留区在所述混合基板上的正投影不交叠。

12.根据权利要求10所述的封装结构，其特征在于，所述切割保留区还包括对准标记，设置于所述第二衬底部和所述第二介电部的至少一者中或上。

13.根据权利要求1-9中任一项所述的封装结构，其特征在于，所述无源器件矩阵为电容矩阵，且每个无源器件芯片包括一或多个电容。

14.根据权利要求13所述的封装结构，其特征在于，每个无源器件芯片包括硅电容。

15.根据权利要求13所述的封装结构，其特征在于，所述多个无源器件芯片的多个电容通过所述混合基板彼此并联。

16.根据权利要求1-9中任一项所述的封装结构，其特征在于，还包括：

包封层，设置于所述混合基板的所述重布线结构的远离所述主体基板的一侧，且环绕包覆所述主芯片模块和所述无源器件矩阵，其中所述包封层覆盖所述主芯片模块和所述无源器件矩阵的侧壁，并填充所述主芯片模块和所述无源器件矩阵之间的间隙。

17.根据权利要求16所述的封装结构，其特征在于，所述多个无源器件芯片包括位于所述无源器件矩阵的边缘的边缘无源器件芯片，所述边缘无源器件芯片具有彼此相对或相邻的第一芯片侧和第二芯片侧；

所述边缘无源器件芯片的所述第一芯片侧面向所述主芯片模块或靠近所述包封层的边缘，且被所述包封层包覆，所述边缘无源器件芯片的所述第二芯片侧面向所述无源器件矩阵中的其他无源器件芯片，且与所述切割保留区邻接，并与所述包封层分离。

18.根据权利要求1所述封装结构，其特征在于，所述主芯片模块包括第一芯片和第二芯片，所述第一芯片和所述第二芯片以及所述无源器件矩阵中的多个无源器件芯片通过所述重布线结构彼此电连接。

19.根据权利要求18所述的封装结构，其特征在于，所述第一芯片包括逻辑芯片，所述第二芯片包括存储器芯片。

20.根据权利要求19所述的封装结构，其特征在于，所述逻辑芯片包括***芯片，所述存储器芯片包括高带宽存储器芯片。

21.根据权利要求1所述的封装结构，其特征在于，从平面图来看，所述无源器件矩阵和所述主芯片模块具有在平行于所述混合基板的主表面的方向上对齐的侧边。

22.根据权利要求1所述的封装结构，其特征在于，所述至少一个无源器件矩阵包括多个无源器件矩阵，且所述多个无源器件矩阵在平行于所述混合基板的主表面的方向上设置于所述主芯片模块的相同侧或不同侧。