CN221150023U - 一种功率半导体器件 - Google Patents

Abstract

一种功率半导体器件，本实用新型涉及于功率半导体器件，为提供高可靠性的芯片结构，本发明通过设置有一个以上的源区域、一个以上的终端区域、一个以上的浮空沟槽区域以及位于芯片最***的截止区域，降低芯片***区域的表面应力，提高终端区域的击穿电压以及可靠性。

Description

一种功率半导体器件

技术领域

本实用新型涉及于功率半导体器件，特别是沟槽型场效应管器件的结构及其制造方法。

背景技术

以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。

屏蔽栅沟槽型场效应管具有导通电阻低，开关速度快的特点。图1所示为一种传统结构的N型屏蔽栅沟槽型场效应管的横截面结构示意图，在该结构中随着屏蔽栅沟槽型场效应管的耐压提升，需要更深的沟槽深度以及更厚的沟槽氧化物层，在一个大于150V的中压屏蔽栅沟槽型场效应管设计中，通常需要7-12um的沟槽深度以及1-2um的沟槽氧化物层。该高密度排列的深沟槽，在器件芯片制造的热过程，填充等工艺中，容易产生较大的应力，并引起晶圆的翘曲，影响制程的稳定性。一种已有做法是在一个芯片内形成多个沟槽方向不同的区域以缓解晶圆翘曲。但由于上述不同区域，产生不同方向的表面应力，在不同区域的交界处容易发生机械形变而产生裂痕。

屏蔽栅沟槽型场效应管器件中，需要确保位于最***的终端区域的耐压高于有源区域，终端区域通常由多个围绕有源区域的深沟槽形成，该深沟槽通常比有源区域中的沟槽更深。深沟槽结构容易导致终端区域的芯片表面处产生严重应力，容易使芯片边缘区域的表面氧化层和钝化层产生分层，导致水汽或者外来污染物离子入侵半导体内部，在芯片边缘区域的半导体的上表面并形成漏电通路，因此需要高可靠性的芯片***结构。

实用新型内容

为解决上述提到的问题，本实用新型提供一种如下的技术方案：

本实用新型的目的之一在于提供一种功率半导体器件，所述的器件包括有位于底部的漏极金属层、位于漏极金属层之上的第一导电型重掺杂衬底层、位于第一导电型重掺杂衬底层之上的第一导电型第一外延层、第二外延层、沟槽区域以及位于器件上表面的源极金属和栅极金属层；其特征在于，所述的半导体器件设有一个以上的有源区域、一个以上的包围所述的有源区域的终端区域、一个以上的位于芯片***包围所有有源区域和终端区域的浮空沟槽区域以及位于包围在芯片最***的截止区域；

所述的有源区域包括有一系列相互平行的元胞沟槽，所述的元胞沟槽内包括位于沟槽上方的栅电极以及下方的屏蔽栅电极，所述的元胞沟槽间设有第一导电型轻掺杂漂移区以及设于其上方的第二导电型掺杂体区，在一个器件中，至少包括两种不同方向的元胞沟槽构成的有源区域；

所述的终端区域包括有一段以上的相互平行的终端沟槽，所述的终端沟槽内填充有屏蔽栅电极，所述的屏蔽栅电极连接到器件上表面的源极金属或其他位于源极-漏极之间的电位上；

所述的浮空沟槽区域包括有一段以上的相互平行的浮空沟槽；

所述的截止区域包括有至少一段截止沟槽以及位于该区域的器件上表面的截止金属层，所述的截止沟槽至少设有屏蔽栅电极，所述的屏蔽栅电极连接到半导体上表面的截止金属层。

作为优选的，所述的浮空沟槽内填充有低应力绝缘材料，至少一个浮空沟槽内设有浮空电极，所述的浮空电极连接到浮空电位上。

作为优选的，所述的浮空沟槽包括有平行于终端沟槽的第一类平行浮空沟槽和垂直于相邻终端沟槽的第二类垂直浮空沟槽。

进一步的，所述的浮空电极设于所述的第二类垂直浮空沟槽内，和/或所述的浮空电极向着芯片内部的方向延伸。

作为优选的，所述的浮空电极宽度和深度等于终端沟槽宽度和深度。

作为优选的，所述的浮空沟槽下方设有第二导电型浮空注入区域。

进一步的，所述的浮空沟槽区域***包围有第二导电型浮空注入区域。

作为优选的，所述的浮空沟槽区域内浮空沟槽之间的距离在远离芯片中央区域方向逐渐增大。

作为优选的，所述的浮空电极在四边形芯片的角落处连接到截止金属层上。

作为优选的，所述的浮空沟槽和元胞沟槽的方向不同。

作为优选的，所述的浮空沟槽和其中一个元胞沟槽的角度为45℃。

作为优选的，有源区域内至少一个元胞沟槽的尽头处设有与该元胞沟槽方向相同的延伸沟槽，延伸沟槽的深度和宽度不大于元胞沟槽的深度和宽度，所述的延伸沟槽连接到终端沟槽。

作为优选的，有源区域内设有一个以上的连接中间相隔有一个以上的元胞沟槽的任意两个元胞沟槽的内圈终端沟槽以及一个以上的连接每个内圈终端沟槽两侧的元胞沟槽且包围所述的内圈终端沟槽的***终端沟槽，内圈终端沟槽和外圈终端沟槽结构与终端沟槽相同。

作为优选的，相邻的有源区域内的元胞沟槽在方向上相互垂直。

本实用新型提出场效应管结构，能降低芯片***区域的表面应力，并确保终端区域的击穿电压以及可靠性，本实用新型提出一种新型中压深沟槽中压屏蔽栅沟槽型场效应管结构的制造工艺流程。

附图说明

图1为一个现有的屏蔽栅沟槽型场效应管器件的剖面示意图。

图2为本实用新型器件的一个实施例的剖面示意图。

图3为本实用新型器件的另一个实施例的剖面示意图。

图4为本实用新型器件的另一个实施例的剖面示意图。

图5为本实用新型器件的另一个实施例的剖面示意图。

图6为本实用新型器件的一个实施例的沟槽结构顶视图。

图7为本实用新型器件的另一个实施例的沟槽结构顶视图。

图8为本实用新型器件的另一个实施例的沟槽结构顶视图。

图9为本实用新型器件的一个实施例的元胞沟槽和终端沟槽的结构顶视图。

图10A为本实用新型器件的另一个实施例的元胞沟槽和终端沟槽的结构顶视图。

图10B为本实用新型器件的一个实施例的元胞沟槽和终端沟槽与栅极金属层的结构顶视图。

图11-16为本实用新型器件一个实施例的制造流程的关键步骤。

具体实施方式

以下结合附图和实施例，对本实用新型进行详细说明。需要指出的是，在以下对本实用新型的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅（Si）材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓（GaN），碳化硅（SiC）等。在以下说明中，半导体区的导电类型被分为P型（第二导电型）与N型（第一导电型）,一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B）、铝（Al）、镓（Ga）等。一个N型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P）、砷（As）、碲（Sb）、硒（Se）、质子（H⁺）等。在以下说明中，重度掺杂的P型导电的半导体区被标记为P⁺区，重度掺杂的N型导电的半导体区被标记为N⁺区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1× 10¹⁹cm^-3至1 × 10²¹cm^-3之间。本技术领域人员应该知道，本实用新型所述的P型（第二导电型）与N型（第一导电型）可以互换。

实施例1

图2为第一实施例的半导体场效应管器件结构，为图6虚线A对应的横切面图。其中包括：位于底部的漏极金属层（212）；位于漏极金属层之上的N⁺衬底层（201）；位于N⁺衬底层之上的N型第一外延层（200），第一外延层之上的第二外延层（204）。

按沟槽结构和分布可以分成以下区域：有源区域（230），终端区域（231），浮空沟槽区域（232），截止区域（233）。

器件包括两个或以上的有源区域（230），每个有源区域内包含同一方向且相互平行的一系列元胞沟槽（220）。整个器件内的元胞沟槽（220）具有最少两种不同的沟槽方向。元胞沟槽（220）内包括位于沟槽上方的栅电极（206）以及下方的屏蔽栅电极（207）。栅电极（206）和沟槽侧壁之间通过栅氧化层隔离。栅电极（206）与屏蔽栅电极（207）之间有极间隔离层隔离。其中，屏蔽栅电极（207）与位于器件上表面的源极金属（211）相连。此外，屏蔽栅电极（207）和沟槽侧壁之间有屏蔽栅隔离层（215）。位于器件上表面，元胞沟槽间具有P掺杂体区（208）。在一个实施例中，P掺杂体区下方具有N^-型漂移区（205）。

终端沟槽区域（231）由一段或者数段相互平行的终端沟槽（221）组成。且终端沟槽（221）包围位于中间的有源区域（230）。终端沟槽深度和宽度和元胞沟槽一样，并填充有屏蔽栅电极（207）且屏蔽栅电极（207）和沟槽侧壁之间有屏蔽栅隔离层（215）。其中终端沟槽内的屏蔽栅电极（207）连接到器件上表面的源极金属（211）或其他位于源极-漏极之间的电位上。

浮空沟槽区域（232）位于芯片***并包围多个有源区域（230）和终端区域（231）。浮空沟槽区域（232）内具有多段独立且相互平行的浮空沟槽（222）。浮空沟槽的宽度和深度均不大于终端沟槽(221)。浮空沟槽（222）的长度通常小于元胞沟槽（220）。多段浮空沟槽（232）相互之间的间距通常大于元胞沟槽（220）相互之间的间距，而且该间距在芯片不同位置不相同。在一个实施例中，浮空沟槽（222）中填充有低应力绝缘材料（216）。在一个实施例中，浮空沟槽（222）内包含浮空电极（217），浮空电极（217）通常连接到浮空电位上。浮空电极可能位于沟槽上部，且浮空电极的深度可能和元胞沟槽（220）中的栅电极相同。浮空区域的半导体上表面处可能有栅极金属层（214），该栅极金属层（214）连接到有源区域内的元胞沟槽（220）上的栅电极（206）上。在一个实施例中，一部分浮空电极（217）可能连接到栅极金属层（214）上。

浮空沟槽（222）能缓解污染物离子从芯片***进入有缘区域和终端区域。浮空电极（217）有利于限制浮空沟槽区域（232）处的半导体上表面附近的电场分布，防止污染物离子入侵而形成的漏电路径。

截止区域（233）位于芯片最***，最少包括一段围绕芯片内部的截止沟槽（224），截止沟槽（224）的结构和元胞沟槽（220）或者终端沟槽（221）相同。其中，截止沟槽（224）内的所有电极均连接到半导体上表面的截止金属层（213）上，并通过接触孔连接到截止沟槽（224）***的半导体上表面。

在一个实施例中，元胞沟槽（220）和终端沟槽（221）的宽度为1um到4um之间，深度在5um到14um之间。在一个实施例中，相邻元胞沟槽（220）的距离在0.4 um到2um之间。

图6展示了一种可能的本实用新型器件的沟槽结构顶视图。其中虚线A对应图2中的部分横切面。

如图所示，器件芯片的中央具有多个有源区域（230）。该有源区域（230）内有系列相互平行元胞沟槽（220）。通常地，相邻有源区域（230）内的系列元胞沟槽（220）的方向相互垂直。在每一个独立的有源区域（230）***，有由一段或多段相互平行的包围有源区域（230）的终端沟槽（221），并形成终端沟槽区域（231）。

通常地，每个有源区域（230）与其***的终端沟槽（221）形成的终端沟槽区域（231），该终端沟槽区域（231）的长宽比在4：1到1：4之间。

在器件芯片的最***，具有围绕四边形器件的截止沟槽（224）并形成截止区域（233）。截止沟槽（224）在拐角处可能形成圆滑弧形。

在截止区域（233）和终端沟槽（221）之间的不规则区域内，具有多段独立且相互平行的浮空沟槽（222）并形成浮空沟槽区域（232）。通常地，浮空沟槽（222）具有多个方向。如图6所示，浮空沟槽（222）具有垂直和水平方向，并且和相邻的终端沟槽（221）相互平行。

在一个实施例中，元胞沟槽（220）到相邻终端沟槽（221）之间的距离，等于有源区域（230）内元胞沟槽（220）到相邻元胞沟槽（220）之间的距离。

在一个实施例中，有源区域（230）内最外侧的元胞沟槽（220）到相邻终端沟槽（221）之间的距离，等于有源区域（230）内元胞沟槽（220）到相邻元胞沟槽（220）之间的距离。

在一个实施例中，浮空沟槽区域（232）内相邻浮空沟槽（222）之间的距离等于有源区域（230）内相邻元胞沟槽（220）之间的距离。

在一个实施例中，浮空沟槽区域（232）内相邻浮空沟槽（222）之间的距离，随着远离芯片中央区域变大。

在一个实施例中，部分浮空沟槽（222）内具有浮空电极（217），浮空电极在四边形芯片的角落处连接到截止金属层（213）上，如图6所示。

实施例2

图3为另一个本实用新型实施例的场效应管器件结构。该结构和图2结构的不同之处在于，浮空沟槽区域（232）内包含多段独立且不同方向的浮空沟槽（222），其中包括平行于终端沟槽（221）的第一类平行浮空沟槽（252），以及垂直于相邻终端沟槽（221）的第二类垂直浮空沟槽（262）。上述第一类垂直浮空沟槽（252）和第二类平行浮空沟槽（262）可能具有多段且各段相互平行。浮空沟槽区域（232）内的多段第一类平行浮空沟槽（252）和第二类垂直浮空沟槽（262）可能呈现交替排列。

在一个实施例中，第二类垂直浮空沟槽（262）内包含浮空电极（217），浮空电极（217）连接到位于半导体上表面的截止金属层（213）上。一部分的浮空沟槽（222），沿着芯片外部到芯片内部的方向，或者截止区域（233）到有源区域（230）的方向延伸，如图3所示。该浮空电极（217）向内延伸的长度可能短于浮空沟槽（222）的长度。在一个实施例中，一段浮空沟槽（222）的长度为3-15 um，其中的浮空电极（217）连接到***截止金属层（213）且向芯片内部延伸，延伸距离为2-12 um。

实施例3

图4为另一个本实用新型实施例的场效应管器件结构。该结构和图2、图3中的器件结构的不同之处在于，浮空沟槽区域（232）内的浮空沟槽（222），其宽度和深度与终端沟槽区域（231）内的终端沟槽（221）一样，且浮空沟槽（222）内有浮空电极（217），该浮空电极（217）延伸到沟槽底部。

实施例4

图5为另一个本实用新型实施例的场效应管器件结构。该结构和前述器件结构的不同之处在于，浮空沟槽区域（232）内的浮空沟槽（222）下方与浮空沟槽之间具有P型浮空注入区域（255）。

在一个实施例中，P型浮空注入区域（255）的掺杂浓度低于P掺杂体区（208）。

在一个实施例中，P型浮空注入区域（255）包围位于终端区域（231）最***的终端沟槽（221）。

实施例5

图7展示了另一种可能的本实用新型器件的沟槽结构顶视图。其中虚线B对应图3中浮空沟槽区域（232）的部分横切面。与图6中展示结构的不同在于，同侧浮空沟槽区域（232）内的浮空沟槽（222）具有独立的垂直方向段和水平方向段。

在一个实施例中，部分浮空沟槽（222）内具有浮空电极（217），浮空电极（217）连接到四边形芯片的截止金属层（213）上，如图7所示。

实施例6

图8展示了另一种可能的本实用新型器件的沟槽结构顶视图。与前述结构的不同在于，浮空沟槽区域（232）内的浮空沟槽（222），具有与有源区域（230）内元胞沟槽（220）不同的方向。

在一个实施例中，部分浮空沟槽区域（232）内的浮空沟槽（222）的方向，具有与有源区域（230）内元胞沟槽（220）的方向呈45度。

在上述图6-8的实施例中，芯片边缘的结构有利于限制污染物离子进入芯片内部，且能平衡芯片四边的表面应力，减少钝化层断裂风险。

实施例7

图9展示了另一种本实用新型器件可能的元胞沟槽（220）和终端沟槽（221）的结构顶视图。其中，位于有源区域（230）内，部分元胞沟槽（220）的尽头处有与元胞沟槽（220）相同方向的延伸沟槽（253），且延伸沟槽（253）连接到终端沟槽上（221）。通常地，延伸沟槽（253）的深度和宽度均不大于元胞沟槽（220）的深度和宽度。在一些实施例中，延伸沟槽可能为浮空沟槽（222）。延伸沟槽（253）能确保元胞沟槽（220）尽头附近半导体区域的击穿电压。

实施例8

图10A展示了另一种本实用新型器件可能的元胞沟槽（220）和终端沟槽（221）的结构顶视图。其中，位于有源区域（230）内，元胞沟槽（220）的尽头处有与元胞沟槽（220）相连接的内圈终端沟槽（257），外圈终端沟槽（259）。内圈终端沟槽（257）和外圈终端沟槽（259）均为终端沟槽（221）。其中，相隔有一段以上元胞沟槽（220）的两段元胞沟槽（220）通过其尽头的内圈终端沟槽（257）相连，也就是说通过内圈终端沟槽（257）相连的两端元胞沟槽（220）之间至少包围有一段元胞沟槽（220），图10A中显示的为仅包围一段元胞沟槽（220）；每一个内圈终端沟槽（257）***两侧的两段元胞沟槽（220）的尽头通过***终端沟槽（259）连接，也就是说通过***终端沟槽（259）相连的两段元胞沟槽（220）之间包围有内圈终端沟槽（257）及其对应的元胞沟槽（220）。

图10B展示了一种本实用新型器件可能的沟槽与栅极金属层结构顶视图。

该结构包括最少四个有源区域（230），且相邻的有源区域（230）内的系列元胞沟槽（220）在方向上相互垂直。在相邻的有源区域（230）的交界处具有终端沟槽（221）组成的终端沟槽区域（231）。在终端沟槽区域（231）和有源区域（230）边缘的上方，具有十字形或者十字风车形的栅极金属层（214）结构。该栅极金属层（214）可能通过接触孔连接到部分元胞沟槽（220）内部的栅电极（206）上。

实施例9

图11至图16展示了本实用新型器件一个实施例的制造流程的关键步骤。

第一步，在N型半导体衬底（201）上形成N型外延层（200）。

在N型半导体衬底（201）下方，可能有多晶硅层（280），以及多晶硅层（280）下方的氧化层（281）。多晶硅层（280）厚度在0.4um-1um之间，氧化层（281）在0.2um-0.8um之间。为了缓解后续工艺造成的晶圆翘曲，可能在氧化层（281）下方形成厚氧化层（282）。在一个实施例中，在晶圆底部氧化层（281）下方首先形成多晶硅层并进行热氧化以形成厚氧化层（282），该厚氧化层厚度在0.2- 1um之间。上述多晶硅层（280）、氧化层（281）、厚氧化层（282）会在后续工艺中被去除。

第二步，在半导体上表面通过沉积和光刻形成氮化物硬掩模层（254）及其上方的氧化物硬掩模层（256）。接着，刻蚀出半导体沟槽（220，221，222），如图11所示。

沉积氮化物硬掩模层（254）前，可能首先形成一层薄氧化层，厚度在50A到2000A之间。

在一个实施例中，可能首先刻蚀出元胞沟槽（220）和终端沟槽（221），再刻蚀浮空沟槽（222）。

通常，元胞沟槽（220）宽度在0.5um到4um之间，深度在5um到14um。终端沟槽（221）的宽度和深度均不小于元胞沟槽。浮空沟槽（222）的宽度和深度均不大于元胞沟槽。

在一个实施例中，元胞沟槽（220）和终端沟槽（221）的沟槽宽度和深度一样。

在一个实施例中，元胞沟槽（220）和终端沟槽（221）的沟槽宽度和深度一样，且浮空沟槽（222）的深度和终端沟槽（221）一样。

第三步，在元胞沟槽（220）和终端沟槽（221）内形成屏蔽栅隔离层（215），如图12所示。

屏蔽栅隔离层可能有氧化物组成，厚度通常在3000A到2um之间。在一个实施例中，首先通过热氧化形成1500A-6000A的氧化物层，再通过沉积形成1000A-1.5um的氧化物层。

在一个实施例中，屏蔽栅隔离层（215）材料可能完全填满浮空沟槽（222）。在另一个实施例中，可能通过光刻和刻蚀的步骤，完全或部分地去除浮空沟槽（222）内的屏蔽栅隔离层（215）材料，再在其中沉积其它的低应力绝缘材料，例如富硅氧化硅等。

第四步，首先沉积屏蔽栅电极材料（258），再进行化学机械研磨去除半导体上表面的屏蔽栅电极材料（258）和屏蔽栅隔离层材料（215），研磨停止在半导体上表面的氮化物硬掩模层（254）上。

屏蔽栅电极材料（258）通常为多晶硅。沉积后多晶硅的上表面高出半导体上表面。化学机械研磨后可能对屏蔽栅电极材料（258）再进行回刻。

在一个实施例中，可能省略第二步中的氮化物硬掩模（254）层，并在后续第四步中并使用干法或者湿法刻蚀的工艺去回刻屏蔽栅电极材料（258）。

第五步，进行光刻，再在光刻胶（260）保护下刻蚀元胞沟槽（220）中的屏蔽栅隔离层（215），如图14所示。

该刻蚀方法可能是干法刻蚀，在一些实施例中，也可能是首先进行干法刻蚀再进行湿法刻蚀。刻蚀完成后，上表面开口宽度为0.1um至1um，刻蚀深度为0.2um至1.5um。刻蚀后，元胞沟槽（220）内的刻蚀孔侧壁剩余的屏蔽栅隔离层（215），厚度不低于2000A。

上述刻蚀完成后并去除光刻胶后，可能进一步去除半导体上表面的氮化物硬掩模层（254）。

在一个实施例中，光刻胶只保护终端沟槽（221）和浮空沟槽上的屏蔽栅隔离层（215）材料，元胞沟槽（220）上部的屏蔽栅隔离层（215）被完成去除，并在后续工艺中通过热氧化形成极间隔离层。

第六步，形成栅极氧化层以及栅电极（206），如图15所示。

栅电极（206）材料通常为多晶硅，形成过程可能为多晶硅沉积再进行回刻。在一个实施例中，可能在多晶硅沉积后进行化学机械研磨，再进行多晶硅回刻。

在一个实施例中，回刻后位于浮空沟槽（222）内的栅电极（206）材料则为浮空电极（217）。

第七步，形成沟道掺杂区，再形成表面氧化层（261），然后形成表面氧化层中的接触孔（272），以及上表面金属层（211，212，213），并最终形成器件，如图16所示。其中，沟道掺杂区最少包括位于元胞沟槽间的P掺杂体区（208）。

本领域人员应该知道，上述制造步骤只列出关键步骤，并未展示形成器件的完整步骤。

具体的详细制造步骤，可根据本领域常见制造工艺制程步骤以及常识性知识得到并对之进行适当的增减和改变。

此外，本技术领域人员应该知道，上述提及的各个本实用新型的实施例所提到的结构特征以及工艺步骤，可以相互组合形成更多的实施例器件结构和制造流程。

Claims (12)

1.一种功率半导体器件，所述的器件包括有位于底部的漏极金属层、位于漏极金属层之上的第一导电型重掺杂衬底层、位于第一导电型重掺杂衬底层之上的第一导电型第一外延层、第二外延层、沟槽区域以及位于器件上表面的源极金属和栅极金属层；其特征在于，所述的半导体器件设有一个以上的有源区域、一个以上的包围所述的有源区域的终端区域、一个以上的位于芯片***包围所有有源区域和终端区域的浮空沟槽区域以及位于包围在芯片最***的截止区域；

所述的有源区域包括有一系列相互平行的元胞沟槽，所述的元胞沟槽内包括位于沟槽上方的栅电极以及下方的屏蔽栅电极，所述的元胞沟槽间设有第一导电型轻掺杂漂移区以及设于其上方的第二导电型掺杂体区，在一个器件中，至少包括两种不同方向的元胞沟槽构成的有源区域；

所述的终端区域包括有一段以上的相互平行的终端沟槽，所述的终端沟槽内填充有屏蔽栅电极，所述的屏蔽栅电极连接到器件上表面的源极金属或其他位于源极-漏极之间的电位上；

所述的浮空沟槽区域包括有一段以上的相互平行的浮空沟槽；

所述的截止区域包括有至少一段截止沟槽以及位于该区域的器件上表面的截止金属层，所述的截止沟槽至少设有屏蔽栅电极，所述的屏蔽栅电极连接到半导体上表面的截止金属层。

2.如权利要求1所述的功率半导体器件，其特征在于，所述的浮空沟槽为内部填充有低应力绝缘材料的浮空沟槽，且至少一个浮空沟槽内设有浮空电极，所述的浮空电极连接到浮空电位上。

3.如权利要求2所述的功率半导体器件，其特征在于，所述的浮空沟槽包括有平行于终端沟槽的第一类平行浮空沟槽和垂直于相邻终端沟槽的第二类垂直浮空沟槽。

4.如权利要求3所述的功率半导体器件，其特征在于，浮空电极设于所述的第二类垂直浮空沟槽内，和/或浮空电极向着芯片内部的方向延伸。

5.如权利要求2所述的功率半导体器件，其特征在于，所述的浮空电极宽度和深度等于终端沟槽宽度和深度。

6.如权利要求1所述的功率半导体器件，其特征在于，所述的浮空沟槽下方设有第二导电型浮空注入区域。

7.如权利要求6所述的功率半导体器件，其特征在于，所述的浮空沟槽区域***包围有第二导电型浮空注入区域。

8.如权利要求1所述的功率半导体器件，其特征在于，所述的浮空沟槽区域内浮空沟槽之间的距离在远离芯片中央区域方向逐渐增大。

9.如权利要求2所述的功率半导体器件，其特征在于，所述的浮空电极在四边形芯片的角落处连接到截止金属层上。

10.如权利要求1所述的功率半导体器件，其特征在于，有源区域内至少一个元胞沟槽的尽头处设有与该元胞沟槽方向相同的延伸沟槽，延伸沟槽的深度和宽度不大于元胞沟槽的深度和宽度，所述的延伸沟槽连接到终端沟槽。

11.如权利要求1所述的功率半导体器件，其特征在于，有源区域内设有一个以上的连接中间相隔有一个以上的元胞沟槽的任意两个元胞沟槽的内圈终端沟槽以及一个以上的连接每个内圈终端沟槽两侧的元胞沟槽且包围所述的内圈终端沟槽的***终端沟槽，内圈终端沟槽和外圈终端沟槽结构与终端沟槽相同。

12.如权利要求1所述的功率半导体器件，其特征在于，相邻的有源区域内的元胞沟槽在方向上相互垂直。