CN221010624U - 基于裸芯堆叠的dram模组优化封装结构 - Google Patents
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Abstract
本实用新型公开了一种基于裸芯堆叠的DRAM模组优化封装结构，包括第一裸芯、第二裸芯、基板、电阻和封装腔体，第一裸芯和第二裸芯采用堆叠的方式安装于基板上，第一裸芯和第二裸芯的数据信号均采用点对点形式依次从基板引出信号球位，第一裸芯和第二裸芯的相同地址信号、相同控制信号和相同时钟信号均采用T型形式从基板引出信号球位，地址信号和控制信号在基板上的传输路径中串联电阻，整体通过封装腔体封装为一体。优点，本实用新型的优化封装结构，相比于不加匹配电阻的堆叠方式，该性能优化方法提高了信号完整性，一方面改善了阻抗匹配情况，减少反射，另一方面，减缓了信号陡峭程度，减少过冲。
Description
技术领域
本实用新型涉及半导体封装技术领域，具体为一种基于裸芯堆叠的DRAM模组优化封装结构。
背景技术
随着处理器性能的逐渐增强，需要多颗DRAM芯片搭配作为缓存使用。采用先进封装技术，可以缓解大容量与小尺寸、高性能的矛盾。
以双芯片堆叠DRAM封装为例，分析目前的堆叠专利情况：
诸如专利申请，申请号：201410199594.3，发明名称：一种DRAM双芯片堆叠封装结构和封装方法；所述的类似DRAM采用背靠背堆叠结构，下方倒装、上方键合，不采用焊点再分布工艺，但该处理方式需要将Wire bond工艺芯片中的pad转换成凸点后，用FC工艺焊接在基板上，对DRAM裸芯的开窗大小和pitch间距有严格要求。
诸如专利申请，申请号：201310142301.3，发明名称：一种DRAM双芯片堆叠封装结构和封装工艺，所述的类似DRAM采用中介基板，减少了传输线路约束，提升了封装的电气性能，但该处理方式需要中介基板和芯片基板两次基板工艺。
诸如专利申请，申请号：202210576411.X，发明名称：一种大容量立体堆叠的DDR3芯片，所述的类似DRAM采用TSV先进封装结构，有效解决了因堆叠层数增加导致的键合线扇出面积及传输性能问题，但该处理方式用于双芯片堆叠场景，成本相对较高。
因此，需研制一种基于裸芯堆叠的DRAM模组优化封装结构，具有尺寸小、容量大、性能高、成本低、适用广等特点。
实用新型内容
本实用新型提出一种基于裸芯堆叠的DRAM模组优化封装结构，采取的技术方案：一种基于裸芯堆叠的DRAM模组优化封装结构，包括第一裸芯、第二裸芯、基板、电阻和封装腔体，第一裸芯和第二裸芯采用堆叠的方式安装于所述基板上，第一裸芯和第二裸芯的数据信号均采用点对点形式依次从基板引出信号球位，第一裸芯和第二裸芯的相同地址信号、相同控制信号和相同时钟信号均采用T型形式从基板引出信号球位，地址信号和控制信号在基板上的传输路径中串联电阻，整体通过封装腔体封装为一体。
对本实用新型技术方案的进一步优选，所述第一裸芯与第二裸芯依靠垫片进行堆叠。
对本实用新型技术方案的进一步优选，第一裸芯和第二裸芯采用堆叠的方式进行位宽扩展；第一裸芯的数据信号和第二裸芯的数据信号分别引出，第一裸芯和第二裸芯的相同地址信号、相同控制信号和相同时钟信号共用引出。
对本实用新型技术方案的进一步优选，相同控制信号和相同时钟信号在基板上汇聚后经过电阻后再引出。
对本实用新型技术方案的进一步优选，第一裸芯与基板、第二裸芯与基板的连接方式可以采用WB打线或FC倒装形式。
本实用新型与现有技术相比的有益效果是：
1、本实用新型的基于裸芯堆叠的DRAM模组优化封装结构，裸芯采用堆叠的方式进行位宽扩展，数据线采用点对点形式依次从基板引出，相同地址线、相同控制线和相同时钟信号线均采用T型拓扑，地址信号线和控制信号线经匹配电阻后从基板引出，整体通过腔体封装为一体。相比于不加匹配电阻的堆叠方式，该优化封装结构提高了信号完整性，一方面改善了阻抗匹配情况，减少反射，另一方面，减缓了信号陡峭程度，减少过冲。
2、本实用新型的基于裸芯堆叠的DRAM模组优化封装结构，从DRAM模组在PCB上多片级联的使用场景出发，在地址信号和控制信号的基板传输路径中增加了电阻进行阻抗匹配，以提高了信号完整性，一方面改善了阻抗匹配情况，减少反射，另一方面，减缓了信号陡峭程度，减少过冲。
附图说明
图1为本实用新型的一种基于裸芯堆叠的DRAM模组优化封装结构示意图（图中虚线围成封装结构的腔体）。
图2为本实用新型的一种基于裸芯堆叠的DRAM模组优化封装结构中地址线A0信号传输路径示意图（图中虚线围成封装结构的腔体）。
具体实施方式
下面对本实用新型技术方案进行详细说明，但是本实用新型的保护范围不局限于所述实施例。为使本实用新型的内容更加明显易懂，以下结合附图1-2和具体实施方式做进一步的描述。
本实施例系一种基于裸芯堆叠的DRAM模组优化封装结构，以2片DDR3裸芯、1个基板、1个封装腔体以及匹配电阻，构成的DRAM芯片为例，做进一步的描述。
本实施例中2片DDR3裸芯，均优选DDR3裸芯；定义，2片DDR3裸芯分为第一DDR3裸芯、第二DDR3裸芯。本实施例中的DDR3裸芯优选国产管芯，存储容量4Gb，位宽8位，供电电压为1.5V。如图1和2所示。
如图1和图2所示，本实施例中的电阻4优选国产电阻，0201封装，阻值为33Ω，精度为±1%。
如图1所示，第一DDR3裸芯，背面朝向基板3装在所述基板3上，通过Wire Bond键合线6、7与基板3互联，第二DDR3裸芯背面贴装于垫片8上，通过Wire Bond键合线6、7与基板3互联，所述第一DDR3裸芯与所述第二DDR3裸芯依靠垫片8进行堆叠，最终通过封装腔体5封装为一体。
如图1所示，第一DDR3裸芯和第二DDR3裸芯采用堆叠的方式进行位宽扩展，即第一裸芯1和第二裸芯2的若干数据信号分别引出，相同地址信号、控制信号和时钟信号共用引出。
如图1和图2所示，第一DDR3裸芯和第二DDR3裸芯的相同地址信号、控制信号、时钟信号共同键合到同一个金手指。
如图2所示，所述T型形式为第一裸芯1和第二裸芯2的相同地址信号、相同控制信号或相同时钟信号引出后，在基板上汇聚后，再引出。具体为：如图1和图2所示，第一DDR3裸芯和第二DDR3裸芯的地址信号、控制信号键合金手指需要经过基板汇聚点后走线至对应电阻，再引出至封装球位10。
如图1和图2所示，第一DDR3裸芯和第二DDR3裸芯的每一个地址信号、控制信号的键合金手均需对应一个电阻4，腔体内的电阻数量与地址信号、控制信号球位数量一致。
如图1和图2所示，第一DDR3裸芯和第二DDR3裸芯本身为Wire bond封装工艺，考虑到线弧长度，通过RDL布线9将中间pad引出到裸芯两侧再进行Wire bond键合。
以上实施例仅为说明本实用新型的技术思想，不能以此限定本实用新型的保护范围，凡是按照本实用新型提出的技术思想，在技术方案基础上所做的任何改动，均落入本实用新型保护范围之内。
Claims (5)
1.一种基于裸芯堆叠的DRAM模组优化封装结构，其特征在于：包括第一裸芯（1）、第二裸芯（2）、基板（3）、电阻（4）和封装腔体（5），第一裸芯（1）和第二裸芯（2）采用堆叠的方式安装于所述基板（3）上，第一裸芯（1）和第二裸芯（2）的数据信号均采用点对点形式依次从基板（3）引出信号球位，第一裸芯（1）和第二裸芯（2）的相同地址信号、相同控制信号和相同时钟信号均采用T型形式从基板（3）引出信号球位，地址信号和控制信号在基板（3）上的传输路径中串联电阻（4），整体通过封装腔体（5）封装为一体。
2.根据权利要求1所述的一种基于裸芯堆叠的DRAM模组优化封装结构，其特征在于：所述第一裸芯（1）与第二裸芯（2）依靠垫片（8）进行堆叠。
3.根据权利要求1所述的一种基于裸芯堆叠的DRAM模组优化封装结构，其特征在于：第一裸芯（1）和第二裸芯（2）采用堆叠的方式进行位宽扩展；第一裸芯（1）的数据信号和第二裸芯（2）的数据信号分别引出，第一裸芯（1）和第二裸芯（2）的相同地址信号、相同控制信号和相同时钟信号共用引出。
4.根据权利要求3所述的一种基于裸芯堆叠的DRAM模组优化封装结构，其特征在于：相同控制信号和相同时钟信号在基板（3）上汇聚后经过电阻（4）后再引出。
5.根据权利要求1所述的一种基于裸芯堆叠的DRAM模组优化封装结构，其特征在于：第一裸芯（1）与基板（3）、第二裸芯（2）与基板（3）的连接方式可以采用WB打线或FC倒装形式。
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2023
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