CN220584596U - 电压偏置电路、芯片及其移动终端 - Google Patents

Abstract

本实用新型公开了一种电压偏置电路，包括逻辑控制单元、带隙基准单元和输出单元，所述逻辑控制单元和带隙基准单元分别与输出单元相连，其中，所述带隙基准单元，用于产生多个不同温度系数的基准电压；所述逻辑控制单元，用于控制输出单元的输出；所述输出单元，用于根据所述逻辑控制单元的控制输出选定的温度系数的基准电压。通过本实用新型的电压偏置电路可以得到了输出可调的偏置电压。

Description

电压偏置电路、芯片及其移动终端

技术领域

本实用新型与移动通信相关，特别是与移动通信相关之电压偏置电路、芯片及其移动终端。

背景技术

基准电源在通信设备中用于为通信设备提供一个精确的基准参考点，具有至关重要的作用。基准电源所需解决的主要问题是提高其温度抑制与电源抑制，即如何实现与温度有确定关系且与电源基本无关的结构。由于在半导体中几乎没有与温度无关的参数，因此需要寻找具有正温度系数和负温度系数的参数，通过合适的组合，以得到与温度无关的量，且这些参数与电源无关。

电压偏置电路是利用一个具有正温度系数的电压与具有负温度系数的电压之和，二者温度系数相互抵消，实现与温度无关的电压基准。图1为现有电压偏置电路的结构示意图，其功能是产生一个稳定的电压输出从而为***提供直流参考电压。该电路利用Q1的栅极-发射极电压(V_BE1)来产生负温度系数电压，两个NPN三极管Q1和Q2的栅极-发射极电压的差值(ΔV_BE)来产生正温度系数电压，并以合适的权重相加，最终获得具有零温度系数的基准电压。其中，三极管Q1和Q2并联个数比为1：N，其中N为自然数，电阻R₁和R₂的阻值比为1：1，带隙基准单元输出电压V_REF为：选取合适的R₃和R₁，就可以得到一个零温系数的基准电压。

随着通信技术的飞速发展，对电压偏置电路也提出了越来越高的要求，不但希望能获得稳定的参考电压，同时希望电压偏置电路具有温度补偿功能，例如，在低温下具有相对的高压，在高温下具有相对的低压，即一种具有温度系数，特别是具有负温度系数的电压或者电流基准。从而改善通信质量，使得移动设备的适应性更强。遗憾的是，现有的电压偏置电路只能实现不可调的单一输出，已不能满足现代通信技术之要求。

实用新型内容

针对现有技术的缺陷，本实用新型提供了一种电压偏置电路、芯片及其移动终端。

一种电压偏置电路，包括逻辑控制单元、带隙基准单元和输出单元，所述逻辑控制单元和带隙基准单元分别与输出单元相连，其中，所述带隙基准单元，用于产生多个不同温度系数的基准电压；所述逻辑控制单元，用于控制输出单元的输出；所述输出单元，用于根据所述逻辑控制单元的控制输出选定的温度系数的基准电压。

进一步的，所述带隙基准单元，包括依次连接的启动模块、运放模块和带隙基准核心模块，其中，所述启动模块，用于在启动时输出启动信号使得所述带隙基准核心模块脱离零兼并点；所述运放模块，利用栅极-发射极电压的差值产生基础电压；所述带隙基准核心模块，通过分压网络对所述基础电压进行分压，从而生成所述多个不同温度系数的基准电压。

进一步的，所述带隙基准单元中还具有电源纹波抑制比(PSRR)模块，所述电源纹波抑制比模块分别与所述启动模块、运放模块和带隙基准核心模块相连，用于为各模块提供稳定的工作电源。

进一步的，所述启动模块包括PMOS管M1、PMOS管M3和NMOS管M2、NMOS管M4、NMOS管M5，其中PMOS管M1的栅极与NMOS管M2的栅极相连后与基准电压vbgr相连，PMOS管M1的漏极与NMOS管M2的漏极连接后与NMOS管M5的栅极相连，PMOS管M1的源极通过多个串联连接的NMOS管与电源vdda相连，NMOS管M2的源极接地，PMOS管M3的栅极与NMOS管M4的栅极连接后与正使能控制信号pdp相连，PMOS管M3的源极与电源vdda相连，PMOS管M3的漏极与NMOS管M4的漏极相连，NMOS管M4的源极与NMOS管M5的漏极连接，NMOS管M5的源极接地，PMOS管M3和NMOS管M4的漏极连接点作为启动模块的输出端与带隙基准核心模块相连。

进一步的，所述运放模块包括PMOS管M6、PMOS管M7、PMOS管M9、PMOS管M12和NMOS管M8、NMOS管M10、NMOS管M11、NMOS管M13，其中PMOS管M6的栅极与PMOS管M12的栅极连接后再与PMOS管M3的漏极相连，PMOS管M6与PMOS管M12的源极均同电源vdda相连，PMOS管M7与PMOS管M9的源极连接后与PMOS管M6漏极相连，PMOS管M7的栅极与PMOS管M9的栅极分别同带隙基准核心模块相连，其中PMOS管M9的栅极与带隙基准核心模块中PNP晶体管Q1的发射极相连，PMOS管M7的栅极与带隙基准核心模块中PNP晶体管Q2的发射极相连，PMOS管M7的漏极与NMOS管M8的漏极相连，PMOS管M9的漏极与NMOS管M10的漏极相连，NMOS管M8的栅极与NMOS管M10的栅极同NMOS管M11的栅极相连，NMOS管M8的源极与NMOS管M10的源极均接地，PMOS管M12的漏极与NMOS管M13的漏极连接，NMOS管M13的栅极与PMOS管M9的漏极连接，NMOS管M13的源极接地，在NMOS管M13的栅极与漏极之间串联连接有电阻R1与电容C1。

进一步的，所述带隙基准核心模块包括PMOS管M14、PMOS管M15、PMOS管M16和PNP晶体管Q1、PNP晶体管Q2、PNP晶体管Q3，PMOS管M14、PMOS管M15以及PMOS管M16的栅极连接在一起，PMOS管M14、PMOS管M15以及PMOS管M16的源极均同电源vdda相连，PMOS管M14的漏极与PNP晶体管Q1的发射极相连，PNP晶体管Q1的基极与集电极接地；PMOS管M15的漏极与电阻R2的一端相连，电阻R2的另一端与PNP晶体管Q2的发射极连接，PNP晶体管Q2的基极与集电极接地；PMOS管M16的漏极与电阻分压网络RS的一端相连，分压网络RS的另一端与PNP晶体管Q3的发射极连接，PNP晶体管Q3的基极与PNP晶体管Q3集电极接地；PMOS管M14的栅极、PMOS管M15的栅极以及PMOS管M16的栅极与输出模块相连。

进一步的，所述分压网络RS由多个电阻串联而成，在每个串联的所述电阻的一端能获得一个不同电压值的所述温度系数的基准电压。

进一步的，还包括电流输出模块，其与所述带隙基准核心模块连接，所述电流输出模块包括PMOS晶体管M17,PMOS晶体管M17的栅极和PMOS晶体管的漏极连接在一起，并连接到PMOS晶体管M14、PMOS晶体管M15和PMOS晶体管M16栅极的共同连接处以输出基准电流信号。

进一步的，所述电源纹波抑制比模块包括PMOS管M30、PMOS管M31、PMOS管M32、PMOS管M33和NMOS管M34、NMOS管M35，PMOS管M30的栅极与PMOS管M31的栅极相连，PMOS管M30和PMOS管M32的源极均与电源vdda相连，PMOS管M31的栅极连接到PMOS管M31的漏极处，PMOS管M31的漏极与NMOS管M35的漏极相连，NMOS管M35的源极接地，PMOS管M30的漏极与PMOS管M32的源极以及PMOS管M33的源极相连，PMOS管M33的漏极接地，PMOS管M33的栅极与PMOS管M12的漏极相连，PMOS管M32的漏极通过NMOS管M34接地，NMOS管M34的源极和栅极连接在一起，NMOS管M34的源极接地，NMOS管M35的栅极与NMOS管M34的栅极连接在一起。

进一步的，所述逻辑控制单元包括依次连接的逻辑阵列和与非门阵列，其中，所述逻辑阵列与控制信号输入端相连，用于根据所述控制信号产生相应的逻辑输出；所述与非门阵列，用于根据所述逻辑输出产生一对互补信号。

进一步的，所述输出单元，用于根据所述互补信号来输出选定的温度系数的基准电压。

进一步的，所述逻辑阵列包括多条结构相同的信号通路，所述信号通路由相互串联连接在一起的两个反相器组成。

进一步的，所述输出单元包括多个并联连接的输出门，所述输出门的输入端与温度补偿电压相连，所述输出门的输出端并联连接在一起，所述输出门的控制端连接所述与非门阵列，通过互补的控制信号控制相应的输出门通断。

一种芯片，包括所述的电压偏置电路。

一种移动终端，包括所述的电压偏置电路。

本实用新型的有益效果是：本实用新型提供了一种电压偏置电路，包括逻辑控制单元、带隙基准单元和输出单元，所述逻辑控制单元分别与带隙基准单元和输出单元相连，所述带隙基准单元和输出单元相连，其中，所述带隙基准单元，用于产生多个不同电压值的温度系数的基准电压；所述逻辑控制单元，用于选定多个所述不同电压值的温度系数的基准电压中的一个；所述输出单元，用于输出所述选定的基准电压。通过本实用新型的电压偏置电路可以得到了输出可调的偏置电压，其具有温度系数和温度补偿功能。

附图说明

图1是现有电压偏置电路的结构示意图；

图2是本实用新型带电压偏置电路的外部接口示意图；

图3是电压偏置电路的结构意图；

图4是实施例1的带隙基准单元的结构示意图；

图5是实施例1带隙基准单元的电路图；

图6是使能信号电路图；

图7是电阻分压网络的结构示意图；

图8是逻辑控制单元外部接口示意图；

图9是逻辑控制单元的结构示意图；

图10A是逻辑阵列的电路图；

图10B是非门的电路图；

图11A是与非门阵列的电路图；

图11B是与非门的电路图；

图12A是输出单元的电路图；

图12B是输出门的电路图；

图13是本实用新型电压偏置电路的输出特性图；

图14是实施例2的带隙基准单元的结构示意图；

图15是实施例2带隙基准单元的电路图。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明，使本实用新型的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本实用新型的主旨。

在下文描述和权利要求中使用的术语和词语不限于书面含义，而是仅由发明人使用从而能够清楚并一致地理解本实用新型。因此，对于本领域技术人员而言显而易见的是，提供本实用新型的各个实施例的下文描述仅出于说明的目的，而不是出于限制由所附权利要求及其等同物所限定的本实用新型的目的。

应当理解，单数形式的“一”、“一个”和“该”包括复数对象，除非上下文明确地另有所指。因此，例如，涉及“模组”包括涉及一个或多个这样的模组。通过参考下文实施例的详细描述和附图，可以更容易地理解本实用新型的优点和特征以及实现本实用新型的方法。然而，本实用新型可以以许多不同的形式来体现，并且不应被解释为限于本文阐述的实施例；相反，提供这些实施例是为了使得本实用新型将是彻底和完整的，并且将本实用新型的概念充分传达给本领域技术人员，本公开将仅由所附的权利要求限定。

本实用新型的所涉及的电压偏置电路具有温度系数和温度补偿功能，特别是具有负温度系数和温度补偿功能。后续所详细描述的这一基准电路可以由分立的电子器件制成，例如由电阻、电感、电容、放大器等分立电子器件组装而成，也可以由半导体器件构成，例如各种晶体管，包括NMOS晶体管、PMOS晶体管、双极性晶体管等，可通过使用半导体基底、SOI基底等形成MOS晶体管。上述MOS晶体管为至少具有栅、漏和源三个端子的模块。基准电路也可以是由分立电子器件与半导体器件组合而成，例如由NMOS晶体管或PMOS晶体管与电阻、电感、电容等组合而成。

通过在上述偏置电路上施加半导体封装工艺，可以将其制成芯片，这样可以使其成为独立存在的元件，便于后续将其进一步的安装于例如移动终端等设备中。图2展示了经过封装处理的偏置电路芯片，偏置电路芯片具有多个外部端口，包括上侧的电源端口，其与电源vdda相连；下侧的接地端口，其与地线vssa相连；使能控制端口，其与使能控制信号pd相连，使能控制信号pd为高电平时使得偏置电路芯片关断，使能控制信号pd为低电平时使得偏置电路芯片开启；输出端口，输出基准电压vbgr和输出基准电流Iref；以及温度补偿端口，其与温度补偿电压的控制信号vbg_trim相连，vbg_trim示例性的可为三位八步的温度补偿电压信号。

实施例1

参阅图3，电压偏置电路包括逻辑控制单元、带隙基准单元和输出单元，逻辑控制单元与输出单元相连，带隙基准单元和输出单元相连。

一并参阅图4与图5，带隙基准单元包括依次连接的启动模块、运放模块、带隙基准核心模块和电流输出模块。其中，启动模块主要用于在电路启动时使得电路脱离零兼并点，快速输出基准电压；运放模块利用栅极-发射极电压的差值(ΔV_BE)来产生一个基础电压；带隙基准核心模块通过电阻分压网络生成多个不同温度系数以及不同数值的基准电压。

启动模块

启动模块包括PMOS管M1、M3和NMOS管M2、M4、M5。其中PMOS管M1的栅极与NMOS管M2的栅极相连后与基准电压vbgr相连，PMOS管M1的漏极与NMOS管M2的漏极连接后与NMOS管M5的栅极相连，PMOS管M1的源极通过多个串联连接的PMOS管MS与电源vdda相连，多个串联连接的PMOS管MS构成二极管连接方式以进行分压。NMOS管M2的源极接地。PMOS管M3的栅极与NMOS管M4的栅极连接后与正使能控制信号pdp相连，请参阅图6，正使能控制信号pdp由使能控制信号pd经过反相器后得到，PMOS管M3的漏极与NMOS管M4的漏极连接，PMOS管M3的源极与电源vdda相连。NMOS管M4的源极与NMOS管M5的漏极连接。NMOS管M5的源极接地。PMOS管M3和NMOS管M4的漏极连接点作为启动模块的输出端与带隙基准核心模块相连。

通过启动模块可以使得基准电路在启动时摆脱掉电路的零兼并点。具体而言，当整个电路上电的一瞬间，带隙基准单元输出为0，此时PMOS管M1和NMOS管M5打开。使能控制信号pd为低电平，使能控制信号pd经过反相器后得到高电平的正使能控制信号pdp，正使能控制信号pd导致PMOS管M3截止，NMOS管M4导通。由此会使得PMOS管M3的漏极处于低电压，这样就会输出一个低电平信号给带隙基准核心模块，从而将图4中的A点电压拉低，使得PMOS管M14和PMOS管M15上电导通，整个电路摆脱零兼并点，输出基准电压vbgr，基准电压vbgr使得此时PMOS管M1和NMOS管M5关闭，从而在整个电路启动后关闭启动模块。

运放模块

运放模块包括PMOS管M6、M7、M9、M12和NMOS管M8、M10、M11、M13。其中PMOS管M6的栅极与PMOS管M12的栅极连接后再与PMOS管M3的漏极相连，PMOS管M6的源极与PMOS管M12的源极均同电源vdda相连，PMOS管M7的源极与PMOS管M9的源极连接后与PMOS管M6漏极相连，PMOS管M7的栅极与PMOS管M9的栅极分别同带隙基准核心模块相连，其中PMOS管M9的栅极与带隙基准核心模块中PNP晶体管Q1的发射极相连(图5中的B点)，PMOS管M7的栅极与带隙基准核心模块中PNP晶体管Q2的发射极相连(图5中的C点)。PMOS管M7的漏极与NMOS管M8的漏极相连，PMOS管M9的漏极与NMOS管M10的漏极相连，NMOS管M8的栅极与NMOS管M10的栅极同NMOS管M11的栅极相连，NMOS管M8的源极与NMOS管M10的源极均接地,NMOS管M8的栅极还与NMOS管M8的漏极直接相连，NMOS管M11的源极和漏极均接地用于稳定NMOS管M8和NMOS管M10的栅极电压。PMOS管M12的漏极与NMOS管M13的漏极连接，NMOS管M13的栅极与PMOS管M9的漏极连接，NMOS管M13的源极接地，在NMOS管M13的栅极与漏极之间串联连接有电阻R1与电容C1。

运放模块是基于运放的电压模结构，采用的运放为带有米勒补偿的两级运放。具体的，包括作为PMOS差分输入对的PMOS管M7、M9以及作为有源负载的电流镜NMOS管M8、M10，PMOS管M7、M9将差分输入电压转换为差分电流，M8、M10将差分电流恢复为差分电压。NMOS管M13，M13为共源放大器，NMOS管M13的漏极通过电阻R1与电容C1与M9的漏极相连。运放模块利用运放的虚短特性，使得PMOS管M9的栅极处的电压与PMOS管M7的栅极处的电压相等，即B点电压和C点电压相等。

带隙基准核心模块

带隙基准核心模块包括PMOS管M14、M15、M16、PNP晶体管Q1、Q2、Q3和电阻分压网络RS。PMOS管M14、M15以及M16的栅极连接在一起，PMOS管M14、M15以及M16的源极均同电源vdda相连。PMOS管M14的漏极与PNP晶体管Q1的发射极相连，PNP晶体管Q1的基极与集电极接地；PMOS管M15的漏极与电阻R2的一端相连，电阻R2的另一端与PNP晶体管Q2的发射极连接，PNP晶体管Q2的基极与集电极接地；PMOS管M16的漏极与电阻分压网络RS的一端相连，电阻分压网络RS的另一端与PNP晶体管Q3的发射极连接，PNP晶体管Q3的基极与PNP晶体管Q3集电极接地；PMOS管M14、M15以及M16的栅极与输出模块相连。

图7为电阻分压网络RS的结构示意图，电阻分压网络RS由多个电阻串联而成，这样可以通过电阻分压网络获得不同电压值的温度补偿电压vbg，从而生成多个不同数值的电压，这些温度补偿电压信号被发送至后续的逻辑控制单元，通过逻辑控制单元控制输出不同的温度补偿电压vbg，从而输出所需数值和温度系数的电压。

在图7中电阻分压网络RS由串联连接的电阻R3、R4、R5、R6、R7、R8、R9、R10、R11组成，电阻分压网络RS的端电压V(图5中的D点)由电路参数决定，通过设置电阻分压网络RS来生成多个不同温度系数以及不同数值的电压，其中电阻分压网络RS的端电压V为：V＝V_BE3+I*RS，I＝ΔV_BE/R2，V_BE3为晶体管Q3的基极-发射极的电压，ΔV_BE为在电阻R2处产生的基极-发射极电压的差值电压，R2为电阻R2的阻值,RS为电阻分压网络RS的总电阻。根据分压原理，串联电阻会对电阻分压网络RS的端电压进行分压，从而在各个电阻端得到不同的电压值。在图7所示的电阻分压网络RS中温度补偿电压vbg<0>由电阻R4的一端获得，温度补偿电压vbg<1>由电阻R5的一端获得，温度补偿电压vbg<2>由电阻R6的一端获得，温度补偿电压vbg<3>由电阻R7的一端获得，温度补偿电压vbg<4>由电阻R8的一端获得，温度补偿电压vbg<5>由电阻R9的一端获得，温度补偿电压vbg<6>由电阻R10的一端获得，温度补偿电压vbg<7>由电阻R11的一端获得。

在带隙基准核心模块中在电阻R2处产生基极-发射极电压的差值ΔV_BE电压，此支路的电流是与绝对温度成正比的，而双极晶体管的栅极-发射极电压具有负温度系数，利用上面特性从而得到的正、负温度系数的电压，从而可以得到一个零温度系数的基准电压，然后可以利用逻辑控制单元控制相应的传输门开断，从而输出所需数值和温度系数的基准电压。

电流输出模块

电流输出模块包括PMOS管M17，M17的源极同电源vdda相连，基极与漏极相连后与M16的基极链接，M17的漏极作为基准电源输出端，输出基准电流Iref。

逻辑控制单元

参阅图8，通过逻辑控制单元可以选择输出不同的温度补偿电压基准电压，例如选择将温度补偿电压vbg<0>至vbg<7>中的任一电压输出。从外部看，逻辑控制单元可以包括多个输入输出接口，输出接口out输出基准电压vbgr，输入接口in与温度补偿电压vbg相连，控制接口sel连接控制信号vbg_trim，由于温度补偿电压vbg具有vbg<0>至vbg<7>这样8个不同的数值，因此控制信号vbg_trim选择为三路控制信号，这三路控制信号可以产生8种不同的状态，从而可以控制相对应的vbg<0>至vbg<7>的输出。在输出接口out处还可以连接NMOS管M18、M19，例如NMOS管M18的漏极接输出接口out，源极接地，栅极与负使能控制信号pdn相连，结合图6可知，负使能控制信号pdn由正使能控制信号pdp经过反相器后得到。

如图9所示，逻辑控制单元包括依次连接的逻辑阵列和与非门阵列。结合图8、图9其中，逻辑阵列与控制信号vbg_trim相连，其根据控制信号vbg_trim<2:0>产生相应的逻辑输出，这一逻辑输出用于控制与非门阵列使其产生一对互补的控制信号，输出单元的输入端与温度补偿电压vbg<7:0>相连，控制端连接与非门阵列，通过与非门阵列产生的一对互补的控制信号来控制输出单元的通断，从而选择输出不同的温度补偿电压vbg<7:0>。

一并参阅图10A与图10B，逻辑阵列包括多条结构相同的信号通路，每条信号通路由相互串联连接在一起的两个反相器(非门)组成，两个反相器输出两个相反的信号，在图10A中包含三条相同的信号通路，这三条信号通路分别与控制信号vbg_trim<2:0>的三个端口相连，将接收到的高低电平信号传递给sel<2:0>，通过反相器后产生t0b、t1b、t2b以及t0、t1、t2两组相反的逻辑输出。

图10B示例性的给出了其中一个反相器的结构图，其包括PMOS管M20和NMOS管M21，PMOS管M20的栅极与NMOS管M21栅极相连作为反相器的输入端，PMOS管M20的漏极与NMOS管M21漏极相连作为反相器的输出端，PMOS管M20的源极与电源相连，NMOS管源极接地。需要说明的是，图10B仅仅是反相器的一个示例性说明，除了图中所示结构外，本领域技术人员可以采用其它结构的反相器，只要其能够实现相应功能即可。

如图11A与图11B所示，与非门阵列包括多组与非门，每组与非门又包括两个与非门，两个与非门分别连接两个反相器。与非门的输入为逻辑门阵列的逻辑输出，通过与非门对逻辑输出进行先“与”后“非”的逻辑运算，运算结果再经过反相器，这样在与非门的输出端和反相器的输出端得到了一对互补的控制信号。

图11B示例性的给出了其中与非门的结构图，其包括PMOS管M22、M23、M24和NMOS管M25、M26、M27。其中，PMOS管M22、M23、M24的漏极与NMOS管M25漏极相连作为与非门的输出端，PMOS管M22的栅极与NMOS管M25的栅极连接后作为一路输入，PMOS管M23的栅极与NMOS管M26的栅极连接后作为一路输入，PMOS管M24的栅极与NMOS管M27的栅极连接后作为一路输入，NMOS管M25、M26、M27串联后接地。需要说明的是，图10B仅仅是与非门的一个示例性说明，除了图中所示结构外，本领域技术人员可以采用其它结构的与非门，只要其能够实现相应功能即可。

输出单元

一并参阅图12A与图12B，输出单元包括多个并联连接的输出门，在图11A中展示了8个并联连接的输出门，输出门的输入端与温度补偿电压vbg<7:0>相连，输出门的输出端out并联连接在一起，输出门的控制端连接与非门阵列，通过互补的控制信号控制相应的输出门通断，当其中一个输出门开通时其余输出门均处于断开状态，这样开通的输出门便可以将与其相连的温度补偿电压vbg输出，而其它的温度补偿电压vbg则不能输出。

图12B示例性的给出了图11A中与输出门的结构图，其包括PMOS管M28和NMOS管M29，PMOS管M28的漏极与NMOS管M29的漏极相连作为输入端，PMOS管M28的源极与NMOS管M29的源极相连作为输出端，PMOS管M28的栅极与NMOS管M29的栅极分别连接互补的控制信号。需要说明的是，图12B仅仅是输出门的一个示例性说明，除了图中所示结构外，本领域技术人员可以采用其它结构的输出门，只要其能够实现相应功能即可。

图13为本实用新型基准电路的输出图，图中纵轴表示输出的基准电压vbgr，横轴代表温度。从图中可以看出，当温度为-40度时，基准电路具有最高的输出大约为1.06V，而随着温度的升高，基准电路的输出呈线性下降，在约130度时，其输出电压下降至约0.94V。由此得到了输出可调的、具有负温度系数和温度补偿功能的带隙基准单元。

实施例2

该实施例重点介绍其与实施例1的不同之处，相同之处不再赘述。与实施例1不同，如图14所示，在该实施例中增加了高PSRR(电源纹波抑制比)模块，高PSRR模块分别与启动模块、运放模块和带隙基准核心模块相连，高PSRR模块与电源相连，通过高PSRR模块对电源vdda进行处理，从而为其它各模块提供更加稳定的工作电源vdda^*，高PSRR(电源纹波抑制比)模块中电源抑制比(PSRR)是以dB为单位测量,以量化电路抑制任何电源变化传递到其输出信号的能力，从而可以为各个模块提供更加稳定的电源，进一步的提高了基准电路的输出稳定性。

参阅图15，高PSRR模块包括PMOS管M30、PMOS管M31、PMOS管M32、PMOS管M33和NMOS管M34、NMOS管M35。PMOS管M30的栅极与PMOS管M31的栅极相连，PMOS管M30和PMOS管M32的源极均与电源vdda相连，PMOS管M30的漏极输出更稳定的工作电源vdda^*,工作电源vdda^*分别与启动模块、运放模块和带隙基准核心模块相连，PMOS管M31的栅极还连接到PMOS管M31的漏极处，PMOS管M31的漏极与NMOS管M35的漏极相连，NMOS管M35的源极接地，PMOS管M30的漏极还与PMOS管M32的源极以及PMOS管M33的源极相连，PMOS管M33的漏极接地，PMOS管M33的栅极与PMOS管M12的漏极相连。PMOS管M32的漏极通过NMOS管M34接地。NMOS管M34的源极和栅极连接在一起，NMOS管M34的源极接地。NMOS管M35的栅极与NMOS管M34的栅极连接在一起。

PMOS管M31作为电流镜给PMOS管M30提供栅电压，PMOS管M30为了维持稳定的电流，其栅电压随着电源电压的波动而发生波动，以保证M30的Vgs电压不变，从而使得M30的漏端电压也即稳定后的工作电源vdda^*变化不大，以起到预稳压的作用，抑制了电源纹波，提高了基准电路的输出稳定性。

虽然技术已经关于一个或者多个实施方式进行说明和描述，但是在不脱离所附权利要求书的精神和范围的情况下可以对所说明的示例做出变更和/或修改。特别是关于由上述部件或结构(组件、器件、电路、***等)所执行的各种功能，用于描述这样的部件的术语(包括对“装置”的参考)旨在对应于执行所描述的部件的指定功能的任何部件或者结构(例如，功能上等价)，即便在结构上不等价于执行本文所说明的示例实施方式中的功能的所公开的结构，除非另外指明。另外，虽然特定特征可能已经关于若干实施方式中的一个实施方式被公开，但是如可能对于任何给定或者特定应用所期望且有利的，这样的特征可以与其他实施方式中的一个或者多个其他特征组合。此外，就详细描述或者权利要求书中使用术语“包含了”、“包含”、“具有了”、“具有”、“含有”或其变形而言，这样的术语以类似于术语“包括”的方式旨在是包括性的。

在以上的描述中阐述了很多具体细节以便于充分理解本实用新型。但是以上描述仅是本实用新型的较佳实施例而已，本实用新型能够以很多不同于在此描述的其它方式来实施，因此本实用新型不受上面公开的具体实施的限制。同时任何熟悉本领域技术人员在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的方法和技术内容对本实用新型技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。

Claims (15)

1.一种电压偏置电路，其特征在于，包括逻辑控制单元、带隙基准单元和输出单元，所述逻辑控制单元和带隙基准单元分别与输出单元相连，其中，

所述带隙基准单元，用于产生多个不同温度系数的基准电压；

所述逻辑控制单元，用于控制输出单元的输出；

所述输出单元，用于根据所述逻辑控制单元的控制输出选定的温度系数的基准电压。

2.根据权利要求1所述的偏置电路，其特征在于，所述带隙基准单元，包括依次连接的启动模块、运放模块和带隙基准核心模块，其中，

所述启动模块，用于在启动时输出启动信号使得所述带隙基准核心模块脱离零兼并点；

所述运放模块，利用栅极-发射极电压的差值产生基础电压；

所述带隙基准核心模块，通过分压网络对所述基础电压进行分压，从而生成所述多个不同温度系数的基准电压。

3.根据权利要求2所述的偏置电路，其特征在于，所述带隙基准单元中还具有电源纹波抑制比模块，所述电源纹波抑制比模块分别与所述启动模块、运放模块和带隙基准核心模块相连，用于为各模块提供稳定的工作电源。

4.根据权利要求2所述的偏置电路，其特征在于，所述启动模块包括PMOS管M1、PMOS管M3和NMOS管M2、NMOS管M4、NMOS管M5，其中PMOS管M1的栅极与NMOS管M2的栅极相连后与基准电压vbgr相连，PMOS管M1的漏极与NMOS管M2的漏极连接后与NMOS管M5的栅极相连，PMOS管M1的源极通过多个串联连接的NMOS管与电源vdda相连，NMOS管M2的源极接地，PMOS管M3的栅极与NMOS管M4的栅极连接后与正使能控制信号pdp相连，PMOS管M3的源极与电源vdda相连，PMOS管M3的漏极与NMOS管M4的漏极相连，NMOS管M4的源极与NMOS管M5的漏极连接，NMOS管M5的源极接地，PMOS管M3和NMOS管M4的漏极连接点作为启动模块的输出端与带隙基准核心模块相连。

5.根据权利要求2所述的偏置电路，其特征在于，所述运放模块包括PMOS管M6、PMOS管M7、PMOS管M9、PMOS管M12和NMOS管M8、NMOS管M10、NMOS管M11、NMOS管M13，其中PMOS管M6的栅极与PMOS管M12的栅极连接后再与PMOS管M3的漏极相连，PMOS管M6与PMOS管M12的源极均同电源vdda相连，PMOS管M7与PMOS管M9的源极连接后与PMOS管M6漏极相连，PMOS管M7的栅极与PMOS管M9的栅极分别同带隙基准核心模块相连，其中PMOS管M9的栅极与带隙基准核心模块中PNP晶体管Q1的发射极相连，PMOS管M7的栅极与带隙基准核心模块中PNP晶体管Q2的发射极相连，PMOS管M7的漏极与NMOS管M8的漏极相连，PMOS管M9的漏极与NMOS管M10的漏极相连，NMOS管M8的栅极与NMOS管M10的栅极同NMOS管M11的栅极相连，NMOS管M8的源极与NMOS管M10的源极均接地，PMOS管M12的漏极与NMOS管M13的漏极连接，NMOS管M13的栅极与PMOS管M9的漏极连接，NMOS管M13的源极接地，在NMOS管M13的栅极与漏极之间串联连接有电阻R1与电容C1。

6.根据权利要求2所述的偏置电路，其特征在于，所述带隙基准核心模块包括PMOS管M14、PMOS管M15、PMOS管M16和PNP晶体管Q1、PNP晶体管Q2、PNP晶体管Q3，PMOS管M14、PMOS管M15以及PMOS管M16的栅极连接在一起，PMOS管M14、PMOS管M15以及PMOS管M16的源极均同电源vdda相连，PMOS管M14的漏极与PNP晶体管Q1的发射极相连，PNP晶体管Q1的基极与集电极接地；PMOS管M15的漏极与电阻R2的一端相连，电阻R2的另一端与PNP晶体管Q2的发射极连接，PNP晶体管Q2的基极与集电极接地；PMOS管M16的漏极与电阻分压网络RS的一端相连，分压网络RS的另一端与PNP晶体管Q3的发射极连接，PNP晶体管Q3的基极与PNP晶体管Q3集电极接地；PMOS管M14的栅极、PMOS管M15的栅极以及PMOS管M16的栅极与输出模块相连。

7.根据权利要求2所述的偏置电路，其特征在于，所述分压网络RS由多个电阻串联而成，在每个串联的所述电阻的一端能获得一个不同电压值的所述温度系数的基准电压。

8.根据权利要求2所述的偏置电路，其特征在于，还包括电流输出模块，其与所述带隙基准核心模块连接，所述电流输出模块包括PMOS晶体管M17,PMOS晶体管M17的栅极和PMOS晶体管的漏极连接在一起，并连接到PMOS晶体管M14、PMOS晶体管M15和PMOS晶体管M16栅极的共同连接处以输出基准电流信号。

9.根据权利要求3所述的偏置电路，其特征在于，所述电源纹波抑制比模块包括PMOS管M30、PMOS管M31、PMOS管M32、PMOS管M33和NMOS管M34、NMOS管M35，PMOS管M30的栅极与PMOS管M31的栅极相连，PMOS管M30和PMOS管M32的源极均与电源vdda相连，PMOS管M31的栅极连接到PMOS管M31的漏极处，PMOS管M31的漏极与NMOS管M35的漏极相连，NMOS管M35的源极接地，PMOS管M30的漏极与PMOS管M32的源极以及PMOS管M33的源极相连，PMOS管M33的漏极接地，PMOS管M33的栅极与PMOS管M12的漏极相连，PMOS管M32的漏极通过NMOS管M34接地，NMOS管M34的源极和栅极连接在一起，NMOS管M34的源极接地，NMOS管M35的栅极与NMOS管M34的栅极连接在一起。

10.根据权利要求1所述的偏置电路，其特征在于，所述逻辑控制单元包括依次连接的逻辑阵列和与非门阵列，其中，所述逻辑阵列与控制信号输入端相连，用于根据所述控制信号产生相应的逻辑输出；所述与非门阵列，用于根据所述逻辑输出产生一对互补信号。

11.根据权利要求10所述的偏置电路，其特征在于，所述输出单元，用于根据所述互补信号来输出选定的温度系数的基准电压。

12.根据权利要求10所述的偏置电路，其特征在于，所述逻辑阵列包括多条结构相同的信号通路，所述信号通路由相互串联连接在一起的两个反相器组成。

13.根据权利要求10所述的偏置电路，其特征在于，所述输出单元包括多个并联连接的输出门，所述输出门的输入端与温度补偿电压相连，所述输出门的输出端并联连接在一起，所述输出门的控制端连接所述与非门阵列，通过互补的控制信号控制相应的输出门通断。

14.一种芯片，其特征在于，包括权利要求1至13中任一项所述的电压偏置电路。

15.一种移动终端，其特征在于，包括权利要求1至13中任一项所述的电压偏置电路。