CN220438930U - 一种接口扩展装置 - Google Patents

Abstract

本实用新型实施例公开了一种接口扩展装置，接口扩展装置至少包括PCIE连接器、时钟控制模块和多个M.2连接器，其中，PCIE连接器通过时钟控制模块分别与多个M.2连接器相连；PCIE连接器的数据线分别与多个M.2连接器相连；PCIE连接器时钟信号与时钟控制模块的输入时钟信号相连；时钟控制模块的多个输出时钟信号分别与多个M.2连接器相连，本实用新型实施例不使用PCIE桥的方式实现一个PCIE X8的槽能转成两个M.2(PCIE X4)的槽位，结构简单、低成本、高扩展性及高密度设计。

Description

一种接口扩展装置

技术领域

本实用新型涉及通信技术领域，尤其涉及一种接口扩展装置。

背景技术

对于计算机而言，通用的可扩展接口为PCIE插槽，而M.2接口受限于空间在计算机主板数量通常不多于两个。M.2设备相对于PCIE设备对于计算机机箱的利用率高很多。在一些场合下扩展M.2设备需要用到PCIE转M.2的转接设备。

如图1所示，为现有技术中接口扩展电路示意图，采用PCIE桥将PCIE接口和M.2连接，PCIE桥是PCIE扩展的芯片，一个输入网口可以输出多个网口，如一个X4的输入然后转出两个X4的接口，所有的PCIE扩展均是通过PCIE桥来扩展；在不使用PCIE桥的情况下一个PCIE X8的槽能转成一个M.2(PCIE X4)的槽位，此时会有一个PCIE X4的资源浪费，而在使用PCIE桥来转接成两个M.2(PCIE X4)的槽位时虽然功能实现，但是实现复杂，而且会增加很多成本，如何既可以实现接口的扩展，还可以节省成本，是目前急需解决的问题。

实用新型内容

针对上述技术问题，本实用新型实施例提供了一种接口扩展装置。

本实用新型实施例提供一种接口扩展装置，所述接口扩展装置至少包括PCIE连接器、时钟控制模块和多个M.2连接器，其中，所述PCIE连接器通过所述时钟控制模块分别与所述多个M.2连接器相连；

所述PCIE连接器的数据线分别与所述多个M.2连接器相连；

所述PCIE连接器时钟信号与所述时钟控制模块的输入时钟信号相连；所述时钟控制模块的多个输出时钟信号分别与所述多个M.2连接器相连。

可选地，所述M.2连接器的数量为两个。

可选地，所述PCIE连接器的第一数据线、第二数据线、第三数据线和第四数据线分别与第一M.2连接器相连。

可选地，所述PCIE连接器的第四数据线、第五数据线、第六数据线和第七数据线分别与第二M.2连接器相连。

可选地，所述时钟控制模块包括四个输出时钟信号。

可选地，所述时钟控制模块的第一输出时钟信号与第一M.2连接器相连。

可选地，所述时钟控制模块的第二输出时钟信号与第二M.2连接器相连。

可选地，所述时钟控制模块为CLB53156芯片。

可选地，所述时钟控制模块为SI53156芯片。

可选地，所述接口扩展装置还包括供电接口，所述供电接口用于连接电源电路。

本实用新型实施例提供的技术方案中，接口扩展装置至少包括PCIE连接器、时钟控制模块和多个M.2连接器，其中，PCIE连接器通过时钟控制模块分别与多个M.2连接器相连；PCIE连接器的数据线分别与多个M.2连接器相连；PCIE连接器时钟信号与时钟控制模块的输入时钟信号相连；时钟控制模块的多个输出时钟信号分别与多个M.2连接器相连，本实用新型实施例不使用PCIE桥的方式实现一个PCIE X8的槽能转成两个M.2(PCIE X4)的槽位，结构简单、低成本、高扩展性及高密度设计。

附图说明

图1为现有技术的接口扩展电路示意图；

图2为本实用新型实施例中提供的一接口扩展装置的结构示意图；

图3为本实用新型实施例中提供的又一接口扩展装置的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请参阅图2，为本实用新型实施例中提供的接口扩展装置的结构示意图，接口扩展装置至少包括PCIE连接器101、时钟控制模块102和多个M.2连接器103，其中，PCIE连接器101通过时钟控制模块102分别与多个M.2连接器103相连；

PCIE连接器101的数据线分别与多个M.2连接器103相连；

PCIE连接器101的时钟信号与时钟控制模块102的输入时钟信号相连；

时钟控制模块102的多个输出时钟信号分别与多个M.2连接器103相连。

其中，多个M.2连接器可以是两个，也可以是三个以上。

PCIe比以前的标准有许多改进，包括更高的最大***总线吞吐量，更低的I/O引脚数量和更小的物理尺寸，更好的总线设备性能缩放，更详细的错误检测和报告机制(高级错误报告，AER)和本机热插拔功能。PCIe标准的更新版本为I/O虚拟化提供了硬件支持。

PCI Express电接口也用于各种其他标准，最值得注意的是作为笔记本电脑扩展卡接口的ExpressCard以及作为计算机存储接口的SATA Express。

PCI Express 2.0规范的主要在数据传输速度上做出了重大升级，即从以前的2.5GT/s总线频率翻倍至5GT/s，这也就是说以前PCI Express 2.0x16接口能够翻番达到惊人的8GB/s总线带宽(1GB/s＝8Gbps)。

PCI Express总线频率提升:每条串行线路的数据传输率从2.5Gbps翻番至5Gbps，带宽也随之翻倍。可更好地支持未来高端显卡，即使功耗达到225W或者300W也只需PCIExpress单独供电即可。PCI Express总线是较旧的PCI/PCI-X总线的高速串行替换。PCIExpress总线与旧PCI之间的主要区别之一是总线拓扑。PCI使用共享并行总线架构，其中PCI主机和所有设备共享一组通用的地址，数据和控制线。相比之下，PCI Express基于点到点拓扑，单独的串行链路将每个设备连接到根***(主机)。由于其共享总线拓扑，可以对单个方向上的PCI总线进行仲裁(在多个主机的情况下)，并且一次限制为一个主机。此外，旧的PCI时钟方案将总线时钟限制在总线上最慢的外设(不管总线事务中涉及的设备如何)。相比之下，PCI Express总线链路支持任何两个端点之间的全双工通信，同时跨多个端点的并发访问没有固有的限制。

在总线协议方面，PCI Express通信封装在数据包中。打包和解包数据和状态消息流量的工作由PCI Express端口的事务层处理，电信号和总线协议的根本差异需要使用不同的机械外形尺寸和扩展连接器(因此，需要新的主板和新的适配器板)；PCI插槽和PCIExpress插槽不可互换。在软件级别，PCI Express保留与PCI的向后兼容性；传统的PCI***软件可以检测和配置较新的PCI Express设备，而无需显式支持PCI Express标准，但是新的PCI Express功能无法访问。两个设备之间的PCI Express链路可以由1个到32个通道组成。在多通道链路中，分组数据在通道上条带化，并且峰值数据吞吐量与整个链路宽度成比例。通道计数在设备初始化期间自动协商，并且可以被任一端点限制。例如，单通道PCIExpress(×1)卡可以***多通道插槽(×4，×8等)，初始化周期自动协商最高相互支持的通道数。该链接可以动态地自动配置自己，以便使用较少的通道，在存在不良或不可靠的通道的情况下提供故障容限。PCI Express标准定义了多个宽度的插槽和连接器:×1，×4，×8，×12，×16和×32。这允许PCI Express总线服务于不需要高吞吐量的成本敏感型应用，以及诸如3D图形，网络(万兆以太网或多端口千兆位以太网)和企业级存储(SAS或光纤通道)等关键性能的应用。

按照接口类型分，可以把M.2接口分为Socket 2和Socket 3；

Socket 2也可以叫做B key，支持sata，pcie x2；

Socket 3也可以叫做M key，支持sata，pcie x4。

图3为本实用新型实施例中提供的一接口扩展装置的结构示意图，如图2所示，本实用新型实施例中，M.2连接器的数量为两个。

PCIE连接器的第一数据线、第二数据线、第三数据线和第四数据线分别与第一M.2连接器相连，PCIE连接器的第四数据线、第五数据线、第六数据线和第七数据线分别与第二M.2连接器相连。

可选地，时钟控制模块包括四个输出时钟信号，时钟控制模块的第一输出时钟信号与第一M.2连接器相连；时钟控制模块的第二输出时钟信号与第二M.2连接器相连。

其中，时钟控制模块的输出时钟信号的数量在本实用新型实施例中不做限定，可以根据芯片的属性或用户需求设定。

可选地，时钟控制模块为CLB53156芯片。

时钟生成器CLG52147 PCIe可以提供9路100MHz独立的LP-HCSL时钟输出，在PCIeGen 5.0Common Clock架构下，RMS Jitter典型值仅为10fs；时钟Buffer CLB53156可以提供6路PCIe 5.0兼容输出，在PCIe Gen 5.0Common Clock架构下附加抖动仅为6fs；时钟Buffer CLB53302/53305可以提供多达10路任意形式差分或者20路任意形式单端输出，并且提供两组独立的1/2/4分频，在100MHz输入时钟的条件下，可以独立地输出两组(每组5个差分或者10个单端)100MHz、50MHz或者25MHz时钟。

可选地，时钟控制模块为SI53156芯片。

电压为3.135V-3.465V。

可选地，接口扩展装置还包括供电接口，供电接口用于连接电源电路。

通过比较发现本发明不需要PCIE桥及需要更少的CLK资源。PCIE插槽过来的X8信号分成两个PCIE X4直接接到M.2连接器上。然后PCIE插槽输入的CLK信号通过一个CLKBUFFER输出两个CLK，分别连接到两个M.2。

在使用一个M.2的情况下安装到任意一个槽位均不影响设备的使用。

在使用两个M.2的情况下为了保证两个M.2能够正常工作需要在BIOS下将改PCIE插槽设置为两个X4的模式。该限制对应当前的计算机来说已经不是问题，通常BIOS都有该选项供用户进行配置。

在物料成本上可以省下PCIE桥、***配套供电电路以及PCIE桥散热的成本。在PCB上会省下这些物料占用的空间，提高了整个PCB的利用率。整个板卡的设计会发现板卡上仅有时钟buffer以及供电电路，相对而言板卡更加简洁。

相对于一个PCIE X8插槽转一个M.2的方案而言仅增加一个CLK BUFFER的成本，但是获取的是2个M.2的扩展槽位，实现了一个PCIE X8更高的扩展和空间的使用率。

本实用新型实施例提供的技术方案中，接口扩展装置至少包括PCIE连接器、时钟控制模块和多个M.2连接器，其中，PCIE连接器通过时钟控制模块分别与多个M.2连接器相连；PCIE连接器的数据线分别与多个M.2连接器相连；PCIE连接器时钟信号与时钟控制模块的输入时钟信号相连；时钟控制模块的多个输出时钟信号分别与多个M.2连接器相连，本实用新型实施例不使用PCIE桥的方式实现一个PCIE X8的槽能转成两个M.2(PCIE X4)的槽位，结构简单、低成本、高扩展性及高密度设计_。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种接口扩展装置，其特征在于：所述接口扩展装置至少包括PCIE连接器、时钟控制模块和多个M.2连接器，其中，所述PCIE连接器通过所述时钟控制模块分别与所述多个M.2连接器相连；

所述PCIE连接器的数据线分别与所述多个M.2连接器相连；

所述PCIE连接器时钟信号与所述时钟控制模块的输入时钟信号相连；

所述时钟控制模块的多个输出时钟信号分别与所述多个M.2连接器相连。

2.根据权利要求1所述的接口扩展装置，其特征在于，所述M.2连接器的数量为两个。

3.根据权利要求2所述的接口扩展装置，其特征在于，所述PCIE连接器的第一数据线、第二数据线、第三数据线和第四数据线分别与第一M.2连接器相连。

4.根据权利要求3所述的接口扩展装置，其特征在于，所述PCIE连接器的第四数据线、第五数据线、第六数据线和第七数据线分别与第二M.2连接器相连。

5.根据权利要求4所述的接口扩展装置，其特征在于，所述时钟控制模块包括四个输出时钟信号。

6.根据权利要求5所述的接口扩展装置，其特征在于，所述时钟控制模块的第一输出时钟信号与第一M.2连接器相连。

7.根据权利要求6所述的接口扩展装置，其特征在于，所述时钟控制模块的第二输出时钟信号与第二M.2连接器相连。

8.根据权利要求1所述的接口扩展装置，其特征在于，所述时钟控制模块为CLB53156芯片。

9.根据权利要求1所述的接口扩展装置，其特征在于，所述时钟控制模块为SI53156芯片。

10.根据权利要求1所述的接口扩展装置，其特征在于，所述接口扩展装置还包括供电接口，所述供电接口用于连接电源电路。