CN220020275U - 基于fpga的***芯片原型验证调试装置 - Google Patents
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Abstract
本实用新型提供一种基于FPGA的***芯片原型验证调试装置，包括：现场可编程门阵列FPGA调试板以及与所述FPGA调试板电连接的双倍速率同步动态随机存储器；所述FPGA调试板包括：总线模块以及与总线模块电连接的调试控制器，所述调试控制器与所述双倍速率同步动态随机存储器通信连接，所述调试控制器用于对双倍速率同步动态随机存储器的时序参数和调试功能的配置。本实用新型可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是指一种基于FPGA的***芯片原型验证调试装置。
背景技术
随着芯片功能越来越强大，用于芯片原型验证的FPGA(Field-Programmable GateArray，现场可编程门阵列)的容量达到了千万门级的规模，庞大的电路规模导致了布线的时间越来越长，FPGA的内部信号不易观察，调试手段单一，导致FPGA原型验证时间长，效率低。
实用新型内容
本实用新型要解决的技术问题是提供一种基于FPGA的***芯片原型验证调试装置，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
为解决上述技术问题，本实用新型的技术方案如下：
一种基于FPGA的***芯片原型验证调试装置，包括：
现场可编程门阵列FPGA调试板以及与所述FPGA调试板电连接的双倍速率同步动态随机存储器；
其中，所述FPGA调试板包括：总线模块以及与总线模块电连接的调试控制器，所述调试控制器与所述双倍速率同步动态随机存储器通信连接，所述调试控制器用于对双倍速率同步动态随机存储器的时序参数和调试功能的配置。
可选的，所述调试控制器包括：
调试接口；
与所述调试接口通信连接的存储器接口；
所述调试接口对待测信号进行同步采样，并产生存储器的地址，采样数据经过缓存，将地址和采样数据传输给存储器接口，通过存储器接口，将采样数据写入到双倍速率同步动态随机存储器中。
可选的，所述调试控制器还包括：
与所述调试接口和存储器接口通信连接的高级高性能总线AHB接口，用于对调试接口和存储器接口的寄存器进行配置。
可选的，所述调试接口包括：
信号采样接口；
与所述信号采样接口电连接的第一级缓存；
与所述第一级缓存电连接的第二级缓存；
与所述第二级缓存电连接的地址产生逻辑器件；
其中，所述信号采样接口对待调试信号进行同步采样，并将采样数据通过第一级缓存和第二级缓存传输到存储器接口，并同时产生双倍速率同步动态随机存储器的写地址，按照写地址，将采样数据写入到双倍速率同步动态随机存储器中。
可选的，所述第一级缓存为同步数据先入先出缓存，所述第一级缓存的读写时钟与信号采样接口的采样时钟同步。
可选的，所述第二级缓存为异步数据先入先出缓存，所述第二级缓存的读时钟与写时钟是相互异步的关系，将所述第一级缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
可选的，所述调试接口还包括：
与所述信号采样接口、第一级缓存、第二级缓存电连接的调试控制单元，用于通过配置调试寄存器对所述信号采样接口、第一级缓存、第二级缓存的调试位宽、调试时钟频率和调试功能的使能和禁能。
可选的，所述存储器接口包括：
控制寄存器；
数据缓存；
地址缓存；
与所述控制寄存器、数据缓存、地址缓存通信连接的存储器控制器；
其中，所述控制寄存器用于对存储器控制器的寄存器配置；
所述数据缓存用于接收并缓存所述调试接口传输的采样数据；
所述地址缓存用于接收并缓存所述调试接口传输的所述地址产生逻辑器件产生的写地址；
所述存储器控制器用于根据写地址将采样数据写入双倍速率同步动态随机存储器。
可选的，所述存储器控制器包括：
刷新控制模块；
与所述刷新控制模块电连接的状态机模块；
写数据通道；
其中，所述刷新控制模块向状态机模块发送刷新请求信号，定时地对双倍速率同步动态随机存储器发送刷新命令；
所述状态机模块用于对双倍速率同步动态随机存储器的状态进行控制；
所述写数据通道用于控制写数据的时序。
可选的，所述高级高性能总线AHB接口包括：
高级高性能总线AHB从机芯片，所述AHB从机芯片具有第一输入引脚、第一输出引脚和第二输出引脚；
所述第一输入引脚用于输入当总线的第一信号，在所述第一信号有效，并且控制信号均有效的情况下，写数据总线上的数据会寄存到相应的配置寄存器中；并产生第二信号和第三信号，所述第二信号通过第一输出引脚输出，第三信号通过第二输出引脚输出。
本实用新型的上述方案至少包括以下有益效果：
本实用新型的上述方案中，通过现场可编程门阵列FPGA调试板以及与所述FPGA调试板电连接的双倍速率同步动态随机存储器；其中，所述FPGA调试板包括：总线模块以及与总线模块电连接的调试控制器，所述调试控制器与所述双倍速率同步动态随机存储器通信连接，所述调试控制器用于对双倍速率同步动态随机存储器的时序参数和调试功能的配置，从而实现了调试控制器用以完成待调试信号的实时采样，能同时查看多个RTL(寄存器传输级)信号，并按照DDR SDRAM(双倍速率同步动态随机存储器)的接口时序规范写入到外部DDR存储器中，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
附图说明
图1是本实用新型的基于FPGA的***芯片原型验证调试装置的示意图；
图2是本实用新型的调试控制器的结构示意图；
图3是本实用新型的存储器控制器的结构示意图；
图4是DQs延时模块的结构示意图；
图5是AHB从机接口的结构示意图。
具体实施方式
下面将参照附图更详细地描述本实用新型的示例性实施例。虽然附图中显示了本实用新型的示例性实施例，然而应当理解，可以以各种形式实现本实用新型而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本实用新型，并且能够将本实用新型的范围完整的传达给本领域的技术人员。
如图1所示，本实用新型的实施例提出一种基于FPGA的***芯片原型验证调试装置，包括：
现场可编程门阵列FPGA调试板以及与所述FPGA调试板电连接的双倍速率同步动态随机存储器；
其中，所述FPGA调试板包括：总线模块以及与总线模块电连接的调试控制器，所述调试控制器与所述双倍速率同步动态随机存储器通信连接，所述调试控制器用于对双倍速率同步动态随机存储器的时序参数和调试功能的配置。
该实施例中，通过独立的调试控制器，用于对双倍速率同步动态随机存储器的时序参数和调试功能的配置，从而实现了调试控制器用以完成待调试信号的实时采样，能同时查看多个信号，并按照DDR SDRAM(双倍速率同步动态随机存储器)的接口时序规范写入到外部DDR存储器中，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
另外，为了满足调试带宽和速率的问题，采用32bit的DDR SDRAM(双倍速率同步动态随机存储器)存储调试的数据，调试控制器中包含了DDR的控制单元，不需要单独的存储控制器来实现调试数据的存储，从而减小了总线的负荷。
如图2所示，本实用新型的一可选的实施例中，所述调试控制器包括：
调试接口；
与所述调试接口通信连接的存储器接口；
所述调试接口对待测信号进行同步采样，并产生存储器的地址，采样数据经过缓存，将地址和采样数据传输给存储器接口，通过存储器接口，将采样数据写入到双倍速率同步动态随机存储器中。
进一步地，所述调试控制器还包括：
与所述调试接口和存储器接口通信连接的AHB(高级高性能总线)接口，用于对调试接口和存储器接口的寄存器进行配置。
进一步地，所述调试接口包括：
信号采样接口；
与所述信号采样接口电连接的第一级缓存；
与所述第一级缓存电连接的第二级缓存；
与所述第二级缓存电连接的地址产生逻辑器件；
其中，所述信号采样接口对待调试信号进行同步采样，并将采样数据通过第一级缓存和第二级缓存传输到存储器接口，并同时产生双倍速率同步动态随机存储器的写地址，按照所述写地址，将采样数据写入到双倍速率同步动态随机存储器中。
该实施例中，信号采样接口用来对待测信号进行同步采样记录，其采样时钟频率可配，最高为35MHZ，最低为2MHz。其采样位宽是参数可配的，由于最大的采样宽度为512，因此可以将之配置成小于512的任意的32的整数，例如32、64、96、128等等。当待测信号的宽度不是32的整数倍时，将多余的位赋零，例如待测位宽为100，将采样宽度配置为128，将多余的28位置零。
这里，所述第一级缓存为同步数据先入先出缓存，所述第一级缓存的读写时钟与信号采样接口的采样时钟同步。
这里，同步数据先入先出缓存的作用是将采样接口采样出的数据进行第一级的缓冲，并按照原来的数据宽度写入到一下级的异步数据先入先出缓存中。由于异步数据先入先出缓存的输出数据位宽始终是32bit的，读时钟是50MHZ，而输入数据位宽最大能达到512bit。为了避免异步数据先入先出缓存会写满时，中断采样调试的进程，实现流畅的调试进程，需要在异步数据先入先出缓存前添加一个同步数据先入先出缓存来对采样的数据进行预存。此同步数据先入先出缓存的读写时钟与采样时钟同步，并且可以通过配置成不同的读写频率和读写位宽。其地址位宽为4bit，缓存深度为16。
这里，所述第二级缓存为异步数据先入先出缓存，所述第二级缓存的读时钟与写时钟是相互异步的关系，将第一级缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
该实施例中，异步数据先入先出缓存是指在不同的时钟域进行读写操作，即读时钟和写时钟是相互异步的关系。异步数据先入先出缓存是用来将一个时钟域的数据流安全地传输到另一个时钟域。异步数据先入先出缓存在调试控制器里面的作用是将同步数据先入先出缓存输出的调试数据通过时钟域和位宽的变换，传输到MIU单元。缓存的写数据位宽即为调试数据的位宽，而读数据位宽为32bit。其读写时钟也是异步的，写时钟即采样调试时钟，读时钟频率为50MHz，缓存深度为64。
该实施例中，调试控制器在采样时钟的上升沿对待测信号进行同步采样，同时产生存储器的地址，采样数据经过两级缓存，将地址和调试数据传输给存储器接口。再通过存储器接口内部的地址译码和DDR控制寄存器，将调试数据按照其对应的接口时序写入到DDR存储器中。
为了实现调试数据的顺畅传输，采样调试的频率会受调试信号的个数和调试接口的输出数据带宽的限制，由于调试接口的输出数据位宽为32bit，输出时钟频率为50MHz，因此调试接口的输出数据位宽为50MHz×32bit＝1.6Gbps；
当调试数据宽度为512bit时，为了使调试数据能及时的传输，采样调试的频率≤1.6Gbps×70％÷512bit≈2MHZ；
由上述可以行，当DDR的带宽利用率为70％的时候，为了实现调试数据的顺利传输，当调试信号的个数为512时，对应的采样调试频率大约为2MHz，这样可以保证调试进程的流畅性。
地址产生逻辑器件用来产生DDR SDRAM的写地址，以供存储器接口进行地址译码并生成地址信息给DDR存储器。地址的产生是与异步数据先入先出缓存的数据同步的，即每传输一个数据就会生成一个对应的地址。产生的地址是32位的，由于数据输出是32bit，因此地址是按照加4的方式递增的。地址的产生与缓存的读数据同步。当数据停止传输时，地址会保持前一个的地址不变，直到缓存的数据开始读出。
本实用新型的可选的实施例中，所述调试接口还包括：
与所述信号采样接口、第一级缓存、第二级缓存电连接的调试控制单元，用于通过配置调试寄存器对所述信号采样接口、第一级缓存、第二级缓存的调试位宽、调试时钟频率和调试功能的使能和禁能。
本实用新型的可选的实施例中，所述存储器接口包括：
控制寄存器；
数据缓存；
地址缓存；
与所述控制寄存器、数据缓存、地址缓存通信连接的存储器控制器；
其中，所述控制寄存器用于对存储器控制器的寄存器配置；
所述数据缓存用于接收并缓存所述调试接口传输的采样数据；
所述地址缓存用于接收并缓存所述调试接口传输的所述地址产生逻辑器件产生的写地址；
所述存储器控制器用于根据写地址将采样数据写入双倍速率同步动态随机存储器。
如图3所示，所述存储器控制器包括：
刷新控制模块；
与所述刷新控制模块电连接的状态机模块；
写数据通道；
其中，所述刷新控制模块向状态机模块发送刷新请求信号，定时地对双倍速率同步动态随机存储器发送刷新命令；
所述状态机模块用于对双倍速率同步动态随机存储器的状态进行控制；
所述写数据通道用于控制写数据的时序。
这里，刷新控制模块的作用是给读写状态机发送刷新请求信号.让控制器定时地对存储器发送刷新命令。该模块包括三个状态。***复位后，初始化为空闲状态，等到***初始化完成，操作状态机模块发送刷新全能信号，状态机会跳转到使能状态。在该状态下，每隔一个时钟周期，刷新控制模块内部的计数器会自动加1。当计数器达到预先设定好的计数值后，状态机会跳转到等待反馈状态，并将计数器清零，同时发出刷新请求信号。当读写状态机模块完成刷新操作后，它会发出一个刷新完成反馈命令给刷新状态机，表示刷新操作完成，此时状态机会跳回到刷新使能状态。控制模块在等待反馈状态等待重新刷新响应命令时，计数器仍然会每个时钟周期自动加1。从而固定发刷新请求的时间间隔。
DDR控制器需要处理上层的写数据请求、DDR SDRAM读写命令、自动刷新请求，整个状态机划分为操作状态机和写数据状态机两部分，操作状态机负责DDR的初始化和工作模式的切换，写数据状态机负责DDR的写数据操作；如图4所示，DQs延时模块的作用是在写数据操作时将dqs信号延迟90度相位。
如图5所示，本实用新型的一可选的实施例中，所述高级高性能总线AHB接口包括：
AHB从机芯片，所述AHB从机芯片具有第一输入引脚、第一输出引脚和第二输出引脚；
所述第一输入引脚用于输入当总线的第一信号HSELx，在所述第一信号HSELx有效，并且控制信号均有效的情况下，写数据总线上的数据会寄存到相应的配置寄存器中；并产生第二信号HREADY和第三信号HRESP，所述第二信号HREADY通过第一输出引脚输出，第三信号HRESP通过第二输出引脚输出。
该实施例中，AHB从机芯片在调试控制器中担任着AHB从机接口的作用，通过总线的配置来完成调试功能和DDR控制器相关寄存器的配置。一个AHB总线从机在***中应答由总线主机表示的传输。从机使用一个来自译码器的HSELx选择信号来确认何时响应总线主机。所有传输所需的地址和控制信号将由总线主机产生。调试控制器的AHB的从机接口的功能只是用来实现寄存器读写操作的。当总线的HSELx信号有效，并且控制信号均有效的情况下，写数据总线上的数据会顺利地寄存到相应的配置寄存器中。在此同时产生一个HREADY信号和一个HRESP信号告诉总线数据传输是否完成。如果HREADY信号为低，那么数据传输就会扩展一个周期，直到它拉高为止。如果HRESP信号为OK，表明传输已完成，否则，需要重新传输或者是传输错误。
本实用新型的上述实施例中，调试控制器是基于AHB总线的从机模块，主要是用来对待测信号进行采样，可以实现不同的时钟频率和不同位宽的采样调试，当调试信号的个数为32bit时，调试频率最高可达35MHz；当调试信号的个数为最高的512bit时，调试频率只能达到2MHz。能同时查看最多512个信号，并按照DDR SDRAM(双倍速率同步动态随机存储器)的接口时序规范写入到外部DDR存储器中，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间；为了将调试的数据顺利的写入到DDR SDRAM中，在调试控制器中又加入了DDR控制器，不需要单独的存储控制器来实现调试数据的存储，从而减小了总线的负荷。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (10)
1.一种基于FPGA的***芯片原型验证调试装置，其特征在于，包括：
现场可编程门阵列FPGA调试板以及与所述FPGA调试板电连接的双倍速率同步动态随机存储器；
其中，所述FPGA调试板包括：总线模块以及与总线模块电连接的调试控制器，所述调试控制器与所述双倍速率同步动态随机存储器通信连接，所述调试控制器用于对双倍速率同步动态随机存储器的时序参数和调试功能的配置。
2.根据权利要求1所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述调试控制器包括：
调试接口；
与所述调试接口通信连接的存储器接口；
所述调试接口对待测信号进行同步采样，并产生存储器的地址，采样数据经过缓存，将地址和采样数据传输给存储器接口，通过存储器接口，将采样数据写入到双倍速率同步动态随机存储器中。
3.根据权利要求2所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述调试控制器还包括：
与所述调试接口和存储器接口通信连接的高级高性能总线AHB接口，用于对调试接口和存储器接口的寄存器进行配置。
4.根据权利要求2或3所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述调试接口包括：
信号采样接口；
与所述信号采样接口电连接的第一级缓存；
与所述第一级缓存电连接的第二级缓存；
与所述第二级缓存电连接的地址产生逻辑器件；
其中，所述信号采样接口对待调试信号进行同步采样，并将采样数据通过第一级缓存和第二级缓存传输到存储器接口，并产生双倍速率同步动态随机存储器的写地址，按照写地址，将采样数据写入到双倍速率同步动态随机存储器中。
5.根据权利要求4所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述第一级缓存为同步数据先入先出缓存，所述第一级缓存的读写时钟与信号采样接口的采样时钟同步。
6.根据权利要求4所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述第二级缓存为异步数据先入先出缓存，所述第二级缓存的读时钟与写时钟是相互异步的关系，将所述第一级缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
7.根据权利要求4所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述调试接口还包括：
与所述信号采样接口、第一级缓存、第二级缓存电连接的调试控制单元，用于通过配置调试寄存器对所述信号采样接口、第一级缓存、第二级缓存的调试位宽、调试时钟频率和调试功能的使能和禁能。
8.根据权利要求2所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述存储器接口包括：
控制寄存器；
数据缓存；
地址缓存；
与所述控制寄存器、数据缓存、地址缓存通信连接的存储器控制器；
其中，所述控制寄存器用于对存储器控制器的寄存器配置；
所述数据缓存用于接收并缓存所述调试接口传输的采样数据；
所述地址缓存用于接收并缓存所述调试接口传输的所述地址产生逻辑器件产生的写地址；
所述存储器控制器用于根据写地址将采样数据写入双倍速率同步动态随机存储器。
9.根据权利要求8所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述存储器控制器包括：
刷新控制模块；
与所述刷新控制模块电连接的状态机模块；
写数据通道；
其中，所述刷新控制模块向状态机模块发送刷新请求信号，定时地对双倍速率同步动态随机存储器发送刷新命令；
所述状态机模块用于对双倍速率同步动态随机存储器的状态进行控制；
所述写数据通道用于控制写数据的时序。
10.根据权利要求3所述的基于FPGA的***芯片原型验证调试装置，其特征在于，所述高级高性能总线AHB接口包括：
高级高性能总线AHB从机芯片，所述AHB从机芯片具有第一输入引脚、第一输出引脚和第二输出引脚；
所述第一输入引脚用于输入当总线的第一信号，在所述第一信号有效，并且控制信号均有效的情况下，写数据总线上的数据会寄存到相应的配置寄存器中；并产生第二信号和第三信号，所述第二信号通过第一输出引脚输出，第三信号通过第二输出引脚输出。
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