CN218447901U

CN218447901U - 半导体封装结构

Info

Publication number: CN218447901U
Application number: CN202222043577.3U
Authority: CN
Inventors: 陈声寰; 苏建信
Original assignee: Gaowang Technology Co ltd
Current assignee: Gaowang Technology Co ltd
Priority date: 2022-08-04
Filing date: 2022-08-04
Publication date: 2023-02-03
Anticipated expiration: 2032-08-04

Abstract

一种半导体封装结构，包含：至少一第一芯片单元及一与该第一芯片单元电性连接的第二芯片单元，该第一、第二芯片单元分别具有至少一半导体层与至少一导电层，且该第二芯片单元还具有数个贯穿其该半导体层与该导电层的孔径；及一接合层单元，包括数个设置于该接合层单元上的输出输入接合组件；其中，该第一芯片单元可经由数个该孔径与数个输出输入接合组件电性连接。据此，经由数个该输出输入接合组件可对该第一芯片单元进行测试，且无须经过一般封装程序即可直接将该第一芯片单元切割成数个晶粒，因此，可以有效降低封装测试成本及缩减芯片封装后的面积大小。

Description

半导体封装结构

技术领域

本实用新型是有关于一种半导体封装结构，特别是指一种以一芯片单元作为基板方式的半导体封装结构。

背景技术

从现今封装技术中晶粒与基板接合方式来做进一步的观察，大致可分为打线接合型（Wire bond, WB）、自动压焊型（Tape automatic bonding, TAB）、覆晶型（Flip chip,FC）封装方式，若以基板接脚型态来观察，大致可分为引脚***型（Pin-through-hole,PTH）、表面黏着型（Surface mount technology, SMT）、***型（Peripheral package），及数组型（Array area）等，然而，随着电子产品持续朝轻、薄、短、小的趋势演进，芯片封装的技术也逐渐从早期的打线接合型变成以覆晶型为主，且基板接脚型态也由引脚***型变成以数组型为主，如：锡球格数组封装（Ball Grid Array, BGA）。

请参阅图1，说明一种覆晶锡球格数组封装（FC BGA）结构，一晶粒910设置于一基板920上，该晶粒910与该基板920之间利用数个锡球991电性连接，该基板920底面设有数个接脚992。

请参阅图2，说明一种打线接合锡球格数组封装（Wire bond BGA）结构，一晶粒810设置于一基板820上，该晶粒810与该基板820之间是使用数个金属拉线891电性连接，该基板820底面设有数个接脚892。

从上述该些芯片封装技术中，无论何者皆须以一个基板（或是一导线架）作为承载晶粒的装置，且晶粒与基板之间皆须以锡球或是金属拉线的方式连结，是目前芯片封装技术的主流方式之一。

但是目前芯片测试的流程是必须等待芯片封装后，再利用该数个接脚进行芯片的电性测试，并无法在封装前对芯片进行电性测试，如此将造成不良状态的芯片也进入封装流程，具有浪费半导体封装成本的问题。

实用新型内容

有鉴于此，本实用新型的目的是在提供一种半导体封装结构。

该半导体封装结构包含至少一第一芯片单元、一第二芯片单元，及一接合层单元。

该第一芯片单元包括至少一半导体层，及至少一导电层。

该第二芯片单元与该第一芯片单元电性连接，该第二芯片单元包括数个贯穿该第二芯片单元的孔径。

该接合层单元包括数个设置于该接合层单元上的输出输入接合组件。

其中，该第一芯片单元可经由数个该孔径与数个该输出输入接合组件电性连接。

本实用新型的又一技术手段，是在于上述的该第一芯片单元、该第二芯片单元及该接合层单元封装成一集成电路模块。

本实用新型的另一技术手段，是在于上述的该第二芯片单元的面积大于该第一芯片单元的面积。

本实用新型的再一技术手段，是在于上述的该第二芯片单元的面积等于该第一芯片单元的面积。

本实用新型的又一技术手段，是在于上述的该第一芯片单元与该第二芯片单元封装成一集成电路模块。

本实用新型的另一技术手段，是在于上述的该半导体层的材料为硅。

本实用新型的再一技术手段，是在于上述的该半导体层的材料为砷化镓。

本实用新型的有益功效在于，经由数个该输出输入接合组件对该第一芯片单元进行测试，并且无须经过一般封装程序即可直接将该第一芯片单元切割成数个晶粒，因此，可以有效降低封装测试成本及缩减芯片封装后的面积大小。

附图说明

图1是一已知使用覆晶锡球格数组封装的侧视示意图；

图2是一已知使用打线接合锡球格数组封装的侧视示意图；

图3是本实用新型的第一较佳实施例，说明一半导体封装结构的侧视示意图；

图4是说明该第一较佳实施例中，经半导体制程得到数个电路元件及输出输入接合组件后的侧视示意图；

图5是说明该第一较佳实施例中，经半导体制程得到数个电路元件及输出输入接合组件后的上视示意图；

图6是本实用新型的第二较佳实施例，说明一半导体封装结构的侧视示意图；

图7是本实用新型的第三较佳实施例，说明一半导体封装结构的上视示意图。

附图中的符号说明：

CKT1 电路元件；

CKT2 电路元件；

CKT3 电路元件；

CKT4 电路元件；

CKTn 电路元件；

D1 晶粒；

D2 晶粒；

D3 晶粒；

D4 晶粒；

Dm 晶粒；

11 第一芯片单元；

111 半导体层；

112 导电层；

110 导电脚位；

12 第二芯片单元；

121 孔径；

13 接合层单元；

131 输出输入接合组件；

10 晶圆片；

810 晶粒；

820 基板；

891 金属拉线；

892 接脚；

910 晶粒；

920 基板；

991 锡球；

992 接脚。

具体实施方式

有关本实用新型的相关申请专利特色与技术内容，在以下配合参考图式的三个较佳实施例的详细说明中，将可清楚地呈现。在进行详细说明前应注意的是，类似的组件是以相同的编号来做表示。

参阅图3，本实用新型的一第一较佳实施例，该半导体封装结构包含一第一芯片单元11、一第二芯片单元12，及一接合层单元13。

该第一、第二芯片单元11、12分别包括至少一半导体层111与至少一导电层112，且该半导体层111的材质为一半导体材料（如：硅（Si）、砷化镓（GaAs），实际实施时，不应以此为限），且该接合层单元13中设有导电材料。

值得说明的是，该第一芯片单元11、该第二芯片单元12、该接合层单元13的设置位置是以第二芯片单元12介于第一芯片单元11与接合层单元13之间依序接合的，且该第二芯片单元12的面积是大于或等于该第一芯片单元11的面积，此外，由于该接合层单元13中设有导电材料，故亦可利用该第二芯片单元12中最底层据以实施。

该第一、第二芯片单元11、12及该接合层单元13是以半导体制程的方式（如：曝光、氧化层沉积、蚀刻、显影等），制作相关电路元件于其中，由于一应用半导体制程的电路元件制作方式并非本实用新型的主要特色，请参酌Neil H. E. Weste及Kamran Eshraghian等人所著的“Principles of CMOS VLSI Design”一书中相关内容的说明，于此不再多加赘述。

然后，在该第二芯片单元12中设置有数个孔径121，其中，每一孔径121分别贯穿该第二芯片单元12。

最后，在该接合层单元13中，利用半导体制程的方式将导电材料制作数个输出输入接合组件131（I/O Pad），其中，该数个输出输入接合组件131可以延伸至该接合层单元13的底面，实际实施时，不应以此为限。

请配合参阅图4及图5，假设该第一芯片单元11中具有n个以半导体制程制作出的电路元件CKT1~CKT4...CKTn，且每一电路元件CKT1~CKT4...CKTn分别具有其对应的导电脚位110，每一导电脚位110分别经由一对应的孔径121电连接至一对应的输出输入接合组件131上，使得每一电路元件CKT1~CKT4...CKTn得以经由其对应的输出输入接合组件131上接收一组参考电压（图未示）。

当该第一芯片单元11中的电路元件接收该组参考电压且完成测试后，即可再经由晶圆切割方式，得到该第一芯片单元11中的每一电路元件CKT1~CKT4...CKTn，由于该数个电路元件CKT1~CKT4...CKTn是以该第二芯片单元12作为支撑，且借由对应的输出输入接合组件131，以传送或接收讯号，因此，并不需要再经过如打线、填胶等传统封装流程处理，所以可以降低该些电路元件的生产成本。

参阅图6，为本实用新型的一第二较佳实施例，该第二较佳实施例与第一较佳实施例最大的不同点在于：当该第二芯片单元12的最下层为一导电层时，该导电层即可视为该接合层单元13，并于该导电层中是利用导电材料制作成数个输出输入接合组件，也就是说，该接合层单元13与该第二芯片单元12亦可以一体成型的方式制作，并不局限于第一较佳实施例中分别制作的方式而实施。

请配合参阅图7，由于设置有数个电路元件CKT1~CKT4...CKTn的第一芯片单元11并不需要如先前技术般的分别设置于导线架或是基板上，因此，在本较佳实施例中，是将同时存在于一晶圆片（Wafer）10中的数个第一芯片单元11，配合一对应的第二芯片单元12，经由该第二芯片单元12的孔径可以将每一第一芯片单元11的导电脚位（Pin）与一具有数个输出输入接合组件131的接合层单元13电连接，所以，若是需要进行封装时，每一第一芯片单元11与对应的第二芯片单元12，及该接合层单元13可直接共同进行封装，然后经由晶圆切割的程序后，即可得到数个分别具有该些电路元件CKT1~CKT4...CKTn的晶粒D1~D4...Dm，换句话说，本较佳实施例可以有效缩减每一具有该数个电路元件CKT1~CKT4...CKTn的晶粒D1~D4...Dm的面积。

本实用新型与先前技术最大的不同点在于，本实用新型将该第一芯片单元与该第二芯片单元贴合之后，该第一芯片单元得以经由该第二芯片单元中的孔径接收一组参考电压以进行测试，因此，并非如先前技术一般，将晶圆切割成数个晶粒后，再将晶粒置于导线架或是基板上以进行封装测试。

因此，相较于先前技术而言，本实用新型整合该第一芯片单元、第二芯片单元、接合层单元于该集成电路中，即可经由该输出输入接合组件对该第一与第二芯片单元进行测试与使用，并且无须经过一般封装程序（如：设置表面黏着型（SMT）接脚、或是以打线接合型（WB）进行芯片封装），即可直接将该第一芯片单元切割成数个晶粒，因此，相较于先前技术而言，可以有效降低封装测试成本及缩减芯片封装后的面积大小，故确实可以达成本实用新型的目的。

以上所述，仅为本实用新型的三个较佳实施例而已，当不能以此限定本实用新型实施的范围，即大凡依本实用新型申请专利范围及实用新型说明内容所作的简单的等效变化与修饰，皆仍属本实用新型专利涵盖的范围内。

Claims

1.一种半导体封装结构，其特征在于，包含：

至少一第一芯片单元，该第一芯片单元包括至少一半导体层，及至少一导电层；

一第二芯片单元，与该第一芯片单元电性连接，该第二芯片单元包括数个贯穿该第二芯片单元的孔径；及

一接合层单元，包括数个设置于该接合层单元上的输出输入接合组件；

其中，该第一芯片单元经由数个该孔径与数个该输出输入接合组件电性连接。

2.根据权利要求1所述的半导体封装结构，其特征在于，该第一芯片单元、该第二芯片单元及该接合层单元封装成一集成电路模块。

3.根据权利要求1所述的半导体封装结构，其特征在于，该第二芯片单元的面积大于该第一芯片单元的面积。

4.根据权利要求1所述的半导体封装结构，其特征在于，该第二芯片单元的面积等于该第一芯片单元的面积。

5.根据权利要求1所述的半导体封装结构，其特征在于，该第一芯片单元与该第二芯片单元封装成一集成电路模块。

6.根据权利要求1所述的半导体封装结构，其特征在于，该半导体层的材料为硅。

7.根据权利要求1所述的半导体封装结构，其特征在于，该半导体层的材料为砷化镓。