CN217825516U - 一种芯片封装体及电子装置 - Google Patents

Abstract

本申请公开了一种芯片封装体及电子装置，该芯片封装体包括：电路底板、至少两个呈长条形的第一焊盘、至少两个呈圆形的第二焊盘以及芯片；其中，电路底板的一侧面上间隔形成有至少两个呈圆形的阻焊层开窗区域，而芯片上设有至少两个焊锡凸块，至少两个第一焊盘、至少两个第二焊盘及至少两个焊锡凸块依次对应叠层设置在至少两个阻焊层开窗区域上，以使芯片与电路底板实现连接；且阻焊层开窗区域的直径小于第一焊盘的长度，大于第一焊盘宽度，第二焊盘的直径大于第一焊盘的宽度，且不大于阻焊层开窗区域的直径。通过上述方式，本申请芯片封装体能够有效减少电路基板的层级数，并降低芯片封装体的制做工艺难度。

Description

一种芯片封装体及电子装置

技术领域

本申请涉及芯片技术领域，尤其是涉及一种芯片封装体及电子装置。

背景技术

在***级封装(System in Package，SiP)技术中，通常是将多种功能芯片集成在一个封装体内，以能够实现一个基本完整的功能。其中，SiP设计技术，需要用到的技术主要有键合线(Wire Bonding，WB)，芯片平铺(Die Side By Side)，芯片堆叠(Die Stack)，倒装贴装(Flip Chip，FC)，双面器件布局(Double Side Passive)等。

在采用现有的FC技术制做得到的solder bump(指倒装贴装中一种焊料凸起的芯片焊盘)结构中，bump pad(焊锡凸块在电路基板上的金属区域，即凸块焊垫)普遍被制做为圆形，而以现有的电路基板厂及封测厂的工艺水平，bump pitch(两凸块焊垫中心点之间的间距)最小可做到180μm(微米)。但按常规的芯片封装体的设计方式，由于bump pad size(凸块焊垫在电路基板上的金属区域尺寸)的局限性，也即bump pad size通常会被设置为solder mask open size(电路基板阻焊层开窗区域尺寸)+50um，而这将导致每相邻两个bump pad之间的bump space(两凸块焊垫内侧边缘之间的最小间距)过小，以致芯片封装体中的FC芯片上仅最***的bump pad可在相应电路基板的表层走线，而内圈的bump pad只能以打过孔的形式从电路基板的内层进行出线，从而在使电路基板的层数增加的同时，也增加了相应的工艺难度，并提高了产品的加工成本。

实用新型内容

本申请提供了一种芯片封装体及电子装置，以解决现有技术制做得到的芯片封装体中每相邻两个焊锡凸块内侧边缘之间的最小间距过小，而使FC芯片内圈的bump pad只能以打过孔的形式从电路基板的内层进行出线，从而在使电路基板的层数增加的同时，也增加了芯片封装体的制做工艺难度，并提高了产品的加工成本的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装体，其中，该芯片封装体包括：电路底板，电路底板的一侧面上间隔形成有至少两个呈圆形的阻焊层开窗区域；至少两个呈长条形的第一焊盘，分别对应设置在至少两个阻焊层开窗区域上；其中，阻焊层开窗区域的直径小于第一焊盘的长度，且大于第一焊盘的宽度；至少两个呈圆形的第二焊盘，分别对应设置在至少两个第一焊盘上；其中，第二焊盘的直径大于第一焊盘的宽度，且不大于阻焊层开窗区域的直径；芯片，芯片上设有至少两个焊锡凸块，至少两个焊锡凸块分别对应连接至少两个第二焊盘，以使芯片藉由第二焊盘、第一焊盘以及阻焊层开窗区域与电路底板连接。

其中，焊锡凸块呈圆形，且第二焊盘的直径不大于焊锡凸块的直径。

其中，焊锡凸块呈圆形，且第二焊盘的直径不小于焊锡凸块的直径。

其中，第一焊盘在宽度方向上的相对两侧边呈弧形。

其中，第二焊盘的直径不小于50微米。

其中，每相邻两个阻焊层开窗区域之间的最小距离不小于80微米。

其中，每相邻两个焊锡凸块之间的最小距离不小于100微米。

其中，芯片封装体还包括至少两个点胶层，至少两个点胶层分别对应覆盖在至少两个阻焊层开窗区域上。

其中，芯片封装体还包括绝缘层，绝缘层设置在电路底板的一侧面上，并包覆芯片、阻焊层开窗区域、第一焊盘以及第二焊盘。

为解决上述技术问题，本申请采用的又一个技术方案是：提供一种电子装置，其中，该电子装置包括如上任一项所述的芯片封装体。

本申请的有益效果是：区别于现有技术的情况，本申请中的芯片封装体包括：电路底板、至少两个呈长条形的第一焊盘、至少两个呈圆形的第二焊盘以及芯片；其中，电路底板的一侧面上间隔形成有至少两个呈圆形的阻焊层开窗区域，而芯片上设有至少两个焊锡凸块，至少两个第一焊盘、至少两个第二焊盘及至少两个焊锡凸块依次对应叠层设置在至少两个阻焊层开窗区域上，以使芯片藉由焊锡凸块、第二焊盘、第一焊盘以及阻焊层开窗区域与电路底板连接；且阻焊层开窗区域的直径小于第一焊盘的长度，大于第一焊盘宽度，而第二焊盘的直径大于第一焊盘的宽度，且不大于阻焊层开窗区域的直径。由此可知，通过采用相叠加的长条形的第一焊盘和呈圆形的第二焊盘使芯片与电路底板实现连接，并使第二焊盘的直径不大于阻焊层开窗区域的直径，有效地突破了芯片封装体中的焊盘尺寸通常大于阻焊层开窗区域的制做工艺局限，从而有效增大了每相邻两个第二焊盘之间的最小间距，也便增大了每相邻两个焊锡凸块在电路底板外层的走线间距，并使得芯片封装体中芯片的各焊锡凸块均能够在电路底板外层走线，而无需以打过孔的形式在电路底板的内层进行出线，从而能够有效减少电路底板的层级数，以降低芯片封装体的制做工艺难度，进而能够降低相应产品的加工成本。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1是现有技术中芯片封装体的局部结构示意图；

图2是本申请芯片封装体第一实施例结构示意图；

图3是本申请电子装置一实施例的结构示意图。

具体实施方式

为使本申请解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本申请实施例的技术方案作进一步的详细描述。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，如图1所示，图1是现有技术中芯片封装体的局部结构示意图。其中，芯片封装体10具体包括电路底板11、至少两个焊盘12(图中示出的具体是焊盘对应的凸块焊垫，也即bump pad)以及芯片(图未示出)，而该芯片具有至少两个引脚，且其中每一引脚均对应有一焊锡凸块13，也即UBM；其中，电路底板11的一侧面上进一步间隔形成有用于芯片引脚焊接的油墨开窗区域111，也即solder mask open，而至少两个焊盘12具体是分别对应设置在至少两个油墨开窗区域111上，且至少两个焊锡凸块13能够分别对应设置在至少两个焊盘12上，以使芯片能够与电路底板11实现连接。

在现有的芯片封装体的制做工艺中，在以常见的焊锡凸块13的直径为80μm为例，则可知，在通常情况下，solder mask open size≥1.2UBM size，也即油墨开窗区域111的直径不小于1.2倍的焊锡凸块13的直径，故可选取油墨开窗区域111的直径为1.2*80μm＝100μm做为参考；进一步地，按常规bump pad size可设置为solder mask open size+50μm，也即焊盘12的直径为油墨开窗区域111的直径加50μm的和，故可选取焊盘12的直径为150μm。

则可理解的是，图1中D1的值bump pitch，也即两焊盘12中心点之间的间距，以现有的电路基板厂的加工能力，相邻两焊盘12中心点之间的最小间距可做到180μm，故图1中D1值可选取180μm做参考；而图1中d1值为bump space，也即两焊盘12内侧边缘之间的最小间距，且d1＝bump pitch-bump pad size，也即按图1的设计方案，d1min＝180-150＝30μm。

然而，按现有的电路基板厂的加工能力，最细走线可为15μm，而走线与焊盘12之间的间距需保持不小于15μm，也即两焊盘12内侧边缘之间的最小间距至少需留足45μm，才能够由每相邻两个焊盘12之间进行走线，显然采用图1中的现有的焊盘12的设计方式并不满足这一要求。

同理，其他贴装至电路底板11上的两相邻引脚之间的间距过小的元件也存在类似的问题。

为了增大每相邻两个芯片引脚在电路底板11外层的走线间距，以降低芯片封装体的制做工艺难度，进而降低相应产品的加工成本，本申请提供了一种存储装置。

请参阅图2，图2是本申请芯片封装体第一实施例结构示意图。在本实施方式中，芯片封装体20包括：电路底板21、至少两个第一焊盘22、至少两个第二焊盘23以及芯片(图未示出)。

其中，该芯片封装体20具体是指包括贴装或埋入式芯片的高密线路板，且该芯片具有呈排列间隔设置的至少两个引脚，以能够通过将每一引脚焊接至电路底板21上的部分或全部焊盘上，而使芯片与电路底板21实现连接，进而在将其中的每一引脚按照预先设计的电气逻辑在电路底板21的外层和/或内层进行走线后，即可实现相应的信号功能。而在其他实施例中，该芯片还可以是其他任一合理的需贴装至电路底板21上，且两相邻引脚之间的间距过小的贴装或埋入式元件，本申请对此不做限定。

具体地，电路底板21可理解为包括有能够实现各功能元件之间电连接的图案化的覆铜层、半固化片、塑封层、焊盘以及封装元件等任意合理的线路板组成部分的一种或多种的电路基板，以能够对应实现芯片封装体20的电路设计逻辑。

其中，电路底板21的一侧面上进一步间隔形成有至少两个用于芯片引脚焊接的阻焊层开窗区域211，且该阻焊层开窗区域211，也即油墨开窗区域211具体呈圆形。

进一步地，至少两个第一焊盘22分别对应设置在至少两个阻焊层开窗区域211上，也即其中的每一第一焊盘22均对应设置在其中一个阻焊层开窗区域211上。

可理解的是，电路底板21一侧面上的阻焊层开窗区域211的数量可以大于第一焊盘22的数量，也可以等于第一焊盘22的数量，且在该阻焊层开窗区域211的数量大于第一焊盘22的数量时，未设置第一焊盘22的阻焊层开窗区域211还可以用于其他贴装或埋入式元件的引脚焊接，本申请对此不做限定。

其中，该第一焊盘22具体呈长条形，而阻焊层开窗区域211的直径小于第一焊盘22的长度，且大于第一焊盘22的宽度，以能够由常规的芯片封装体20制做工艺制得，而无需突破现有的芯片封装体20制造厂的极限工艺水平。

又进一步地，至少两个第二焊盘23又分别对应设置在至少两个第一焊盘22上，也即每一第二焊盘23均对应设置在其中的一个第一焊盘22上。

其中，第二焊盘23具体呈圆形，且第二焊盘23的直径大于第一焊盘22的宽度，而不大于阻焊层开窗区域211的直径，以能够在尽可能的保证制做得到的第二焊盘23具有较小尺寸的同时，还能够通过第二焊盘23对第一焊盘22实现芯片引脚与电路底板21之间焊接的稳定性进行加强，以使二者的焊接的更紧密。

又进一步地，芯片具有至少两个间隔设置的引脚，且其中的每一引脚均对应设有一焊锡凸块24，以能够通过将至少两个焊锡凸块24分别对应连接至少两个第二焊盘23，而使芯片能够藉由第二焊盘23、第一焊盘22以及阻焊层开窗区域211与电路底板21实现连接。

上述方案，通过采用相叠加的长条形的第一焊盘22和呈圆形的第二焊盘23使芯片与电路底板21实现连接，并使第二焊盘23的直径不大于阻焊层开窗区域211的直径，有效地突破了芯片封装体20中的焊盘尺寸通常大于阻焊层开窗区域211的制做工艺局限，从而有效增大了每相邻两个第二焊盘23之间的最小间距，也便增大了每相邻两个焊锡凸块24在电路底板21外层的走线间距，并使得芯片封装体20中芯片的各焊锡凸块24均能够在电路底板21外层走线，而无需以打过孔的形式在电路底板21的内层进行出线，从而能够有效减少电路底板21的层级数，以降低芯片封装体20的制做工艺难度，进而能够降低相应产品的加工成本。

可选地，焊锡凸块24呈圆形，而第二焊盘23的直径不大于阻焊层开窗区域211的直径，且不小于焊锡凸块24的直径。

优选地，焊锡凸块24呈圆形，而第二焊盘23的直径大于第一焊盘22的宽度，且不大于焊锡凸块24的直径，以能够在尽可能的保证制做得到的第二焊盘23具有较小尺寸的同时，以尽量增大每相邻两个焊锡凸块24在电路底板21外层的走线间距，还能够通过第二焊盘23对第一焊盘22实现芯片引脚与电路底板21之间焊接的稳定性进行加强，以使二者的焊接的更紧密。

可选地，第一焊盘22为长方形，或在其宽度方向上的相对两侧边，也即第一焊盘22的短边呈弧形或波浪形等任一合理近似长方形的长条形，本申请对此不做限定。

可选地，第二焊盘23的直径不小于50微米，以保证第二焊盘23能够对应实现其主要作用，增加第一焊盘22与电路底板21的焊接能力的同时，还能够保证第二焊盘23的完整、正常使用性。

可选地，每相邻两个阻焊层开窗区域211之间的最小距离不小于80微米。

可选地，每相邻两个第一焊盘22中心点之间的最小距离，也即图2中所示的间距D2不小于180微米。

可选地，每相邻两个焊锡凸块24之间的最小距离，也即图2中所示的间距d2不小于100微米，以能够方便于每相邻两个焊锡凸块24所对应的芯片引脚在电路底板21的外层进行走线。

可理解的是，该间距d2即是预留给芯片每相邻两引脚进行外层走线的间距，则可知，因一根走线的最小需求为45微米，该间距d2能够对应满足至少两根的走线需要。

在一实施例中，芯片封装体20还包括有至少两个点胶层(图未示出)，且至少两个点胶层分别对应覆盖在至少两个阻焊层开窗区域211上，并与芯片及电路底板21相互配合，而包覆每一阻焊层开窗区域211、第一焊盘22、第二焊盘23以及焊锡凸块24，以对其进行防护，并避免短路及漏电等不良影响的出现。

在一实施例中，芯片封装体20还包括绝缘层(图未示出)，且该绝缘层设置在电路底板21的一侧面上，并包覆芯片、阻焊层开窗区域211、第一焊盘22以及第二焊盘23，以对其进行防护，并避免短路及漏电等不良影响的出现。且在该绝缘层上还可以进一步设置线路板封装体，本申请对此不做限定。

为方便说明，在一具体的实施例中，在不改变现有线路板制做工艺水平的情况下，以第一焊盘22的尺寸为30*150um为例，则可知，在焊锡凸块24的直径为80μm，而阻焊层开窗区域211的直径为100μm，并在为了保证第二焊盘23能够对应实现其主要作用，增加第一焊盘22与电路底板21的焊接能力，且保证第二焊盘23的完整、正常使用性，而使其直径为50um时，则每相邻两第一焊盘22中心点之间的最小间距D2可做到180μm，且相应的预留给芯片每相邻两引脚在电路底板21的外层进行走线的间距，也即每相邻两焊锡凸块24内侧边缘之间的最小间距d2＝180um-80um＝100um。

可理解的是，按现有的电路基板厂加工能力，最细走线可为15um，走线与焊盘之间的距离需保持15um，且走线与走线之间的距离需保持15um，则按能够提供的走线间距d2为100um计算，每相邻两芯片引脚之间至少可走线2根，直接解决了在电路底板21最外层的焊盘出线难的问题，而无需以打过孔的形式在电路底板21的内层进行出线，从而能够有效减少电路底板21的层级数，以降低芯片封装体20的制做工艺难度，进而降低相应产品的加工成本。

可以看出，本实施例中提及的每相邻两第一焊盘22中心点之间的最小间距D2是按现有推荐值180um进行的陈述，这便意味着在实际设计中，该间距D2还可以大于180um，也即通过设计合适的第二焊盘23的尺寸，能够有效地使两相邻芯片引脚之间允许走线的数量更多，且达到最优解，以能够更有效地减小相应的电气设计难度，并减少电路底板21的设计层数，从而能够降低相应产品的成本。

另外，本申请还提供了一种电子装置，请参阅图3，图3是本申请电子装置一实施例的结构示意图。其中，该电子装置31包括芯片封装体311，而该芯片封装体311为如上任一项所述的芯片封装体20，在此不再赘述。

区别于现有技术的情况，本申请中的芯片封装体包括：电路底板、至少两个呈长条形的第一焊盘、至少两个呈圆形的第二焊盘以及芯片；其中，电路底板的一侧面上间隔形成有至少两个呈圆形的阻焊层开窗区域，而芯片上设有至少两个焊锡凸块，至少两个第一焊盘、至少两个第二焊盘及至少两个焊锡凸块依次对应叠层设置在至少两个阻焊层开窗区域上，以使芯片藉由焊锡凸块、第二焊盘、第一焊盘以及阻焊层开窗区域与电路底板连接；且阻焊层开窗区域的直径小于第一焊盘的长度，大于第一焊盘宽度，而第二焊盘的直径大于第一焊盘的宽度，且不大于阻焊层开窗区域的直径。由此可知，通过采用相叠加的长条形的第一焊盘和呈圆形的第二焊盘使芯片与电路底板实现连接，并使第二焊盘的直径不大于阻焊层开窗区域的直径，有效地突破了芯片封装体中的焊盘尺寸通常大于阻焊层开窗区域的制做工艺局限，从而有效增大了每相邻两个第二焊盘之间的最小间距，也便增大了每相邻两个焊锡凸块在电路底板外层的走线间距，并使得芯片封装体中芯片的各焊锡凸块均能够在电路底板外层走线，而无需以打过孔的形式在电路底板的内层进行出线，从而能够有效减少电路底板的层级数，以降低芯片封装体的制做工艺难度，进而能够降低相应产品的加工成本。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种芯片封装体，其特征在于，所述芯片封装体包括：

电路底板，所述电路底板的一侧面上间隔形成有至少两个呈圆形的阻焊层开窗区域；

至少两个呈长条形的第一焊盘，分别对应设置在至少两个所述阻焊层开窗区域上；其中，所述阻焊层开窗区域的直径小于所述第一焊盘的长度，且大于所述第一焊盘的宽度；

至少两个呈圆形的第二焊盘，分别对应设置在至少两个所述第一焊盘上；其中，所述第二焊盘的直径大于所述第一焊盘的宽度，且不大于阻焊层开窗区域的直径；

芯片，所述芯片上设有至少两个焊锡凸块，至少两个所述焊锡凸块分别对应连接至少两个所述第二焊盘，以使所述芯片藉由所述第二焊盘、所述第一焊盘以及所述阻焊层开窗区域与所述电路底板连接。

2.根据权利要求1所述的芯片封装体，其特征在于，

所述焊锡凸块呈圆形，且所述第二焊盘的直径不大于所述焊锡凸块的直径。

3.根据权利要求1所述的芯片封装体，其特征在于，

所述焊锡凸块呈圆形，且所述第二焊盘的直径不小于所述焊锡凸块的直径。

4.根据权利要求1所述的芯片封装体，其特征在于，

所述第一焊盘在宽度方向上的相对两侧边呈弧形。

5.根据权利要求1所述的芯片封装体，其特征在于，

所述第二焊盘的直径不小于50微米。

6.根据权利要求1-5中任一项所述的芯片封装体，其特征在于，

每相邻两个所述阻焊层开窗区域之间的最小距离不小于80微米。

7.根据权利要求1-5中任一项所述的芯片封装体，其特征在于，

每相邻两个所述焊锡凸块之间的最小距离不小于100微米。

8.根据权利要求1-5中任一项所述的芯片封装体，其特征在于，

所述芯片封装体还包括至少两个点胶层，至少两个所述点胶层分别对应覆盖在至少两个所述阻焊层开窗区域上。

9.根据权利要求1-5中任一项所述的芯片封装体，其特征在于，

所述芯片封装体还包括绝缘层，所述绝缘层设置在所述电路底板的一侧面上，并包覆所述芯片、所述阻焊层开窗区域、所述第一焊盘以及所述第二焊盘。

10.一种电子装置，其特征在于，所述电子装置包括如权利要求1-9任一项所述的芯片封装体。

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