CN217280038U - 一种适用于sram的低功耗电路 - Google Patents

Abstract

本实用新型公开了一种适用于SRAM的低功耗电路，包括SRAM存储阵列；地址译码模块；读写数据处理模块；预充电模块；内部时钟及控制信号生成模块；低功耗模块，输出控制信号到地址译码模块、内部时钟及控制信号生成模块和读写数据处理模块。本实用新型具有的优点通过低功耗模式，可减少来自于存储单元与预充电电路间的漏电流，可以使预充电电路停止工作以减少灵敏放大器待机功耗，可将各模块内部信号进行固定以减少器件翻转动作产生的功耗。因此在该低功耗模式下可以大幅度降低SRAM电路待机功耗。

Description

一种适用于SRAM的低功耗电路

技术领域

本实用新型涉及SRAM电路，具体涉及一种适用于SRAM的低功耗电路。

背景技术

SRAM(Static Random Access Memory)静态随机存储器，通常在掉电之后就失去所存储的数据。SRAM为目前读写速度最快的存储设备，常用于处理器的一级缓冲及二级缓冲。

为满足SRAM的高速读写特性需求，现有SRAM电路结构中某些模块即使在电路待机状态下也保持工作状态，这就导致SRAM整体待机功耗较高。

实用新型内容

本实用新型的一个目的是解决至少上述问题，并提供至少后面将说明的优点。

本实用新型的目的在于提供一种适用于SRAM的低功耗电路，为解决现有的SRAM电路待机功耗过高的问题。

为了实现根据本实用新型的这些目的和其它优点，提供了一种适用于SRAM的低功耗电路，包括：

SRAM存储阵列，用于存储数据；

地址译码模块，用于进行译码，生成行和列，发送至SRAM存储阵列；

读写数据处理模块，用于输出SRAM存储阵列内数据，以及将数据传送至SRAM存储阵列内存储；

预充电模块，将SRAM存储阵列和读写数据处理模块之间的数据传输线预充电；

内部时钟及控制信号生成模块，输出控制信号到地址译码模块、读写数据处理模块和预充电模块；

低功耗模块，输出控制信号到地址译码模块、内部时钟及控制信号生成模块和读写数据处理模块。

在一个可能的设计中，所述地址译码模块包括译码及地址保存模块，外部译码信号依次经非门K1、非门K2和非门K3连接至译码及地址保存模块，所述译码及地址保存模块的输出连接到SRAM存储阵列；

接收内部时钟及控制信号生成模块发送的信号，该信号经非门K4后，一路连接至非门K3的电源负极，另一路经非门K5连接非门K3的电源正极；

接收低功耗模块发送的信号，该信号经非门K6后，一路连接至非门K1的电源正极，另一路经非门K7连接至非门K1的电源负极。

在一个可能的设计中，所述非门K3和译码及地址保存模块之间并行设置有禁止回路，所述禁止回路包括非门K8和非门K9，所述非门K8的输入端连接译码及地址保存模块，输出端经非门K9连接至非门K3的输出端，所述非门K9的电源正极连接到非门K4的输出端，非门K9的电源负极连接到非门K5的输出端。

在一个可能的设计中，所述译码及地址保存模块分别输出行选择信号和列选择信号到SRAM存储阵列，译码及地址保存模块的行选择信号经与门U1连接至SRAM存储阵列，非门K7的输出端经奇数个非门后，连接到与门U1的另一个输入端；译码及地址保存模块的列选择信号经与门U2连接至SRAM存储阵列，非门K7的输出端经奇数个非门后，连接到与门U2的另一个输入端。

在一个可能的设计中，所述预充电模块包括场效应开关PM1、场效应开关PM2和场效应开关PM3，所述场效应开关PM1和场效应开关PM2的源极都连接的电源正极VDD，场效应开关PM1的漏极连接到读写数据处理模块上的数据传输线BL，场效应开关PM2的漏极连接到读写数据处理模块上的数据传输线BLB，场效应开关PM3的源极连接到数据传输线BL，其漏极连接数据传输线BLB；

所述内部时钟及控制信号生成模块的控制端和低功耗模块控制端分别连接与门U3的两个输入端，与门U3的输出端连接到场效应开关PM1、场效应开关PM2和场效应开关PM3的栅极；

还包括场效应开关PM4、场效应开关PM5、场效应开关PM6、场效应开关PM7、场效应开关NM8和场效应开关NM9，场效应开关PM4的源极经场效应开关PM6连接到电源正极VDD，其漏极连接到数据传输线BL，其栅极连接到数据传输线BLB；场效应开关PM5的源极经场效应开关PM7连接到电源正极VDD，其漏极连接到数据传输线BLB，其栅极连接到数据传输线BL；场效应开关NM8的源极连接到电源负极VSS，其漏极连接到数据传输线BL，场效应开关NM9的源极连接到电源负极VSS，其漏极连接到数据传输线BLB，场效应开关PM6、场效应开关PM7、场效应开关NM8和场效应开关NM9的栅极经过一个非门K10连接到低功耗模块的控制端，接收低功耗模块的控制信号。

在一个可能的设计中，所述低功耗模块的控制端经两个串联的非门连接到与门U3；所述内部时钟及控制信号生成模块的控制端经两个串联的非门连接到与门U3；非门K10经两个串联的非门连接到场效应开关NM8和场效应开关NM9的栅极。

在一个可能的设计中，所述内部时钟及控制信号生成模块包括内部脉冲时钟生成逻辑和模块控制信号生成逻辑，所述内部脉冲时钟生成逻辑的输入端为外部时钟信号，其输出端连接到与门U4的一个输入端，与门U4的另一个输入端经信号处理逻辑连接到预处理模块，与门U4的输出端连接到模块控制信号生成逻辑的输入端，模块控制信号生成逻辑和信号处理逻辑输出都经与门U5连接到地址译码模块；模块控制信号生成逻辑和信号处理逻辑输出都经与门U6连接到读写数据处理模块；模块控制信号生成逻辑和信号处理逻辑输出都经与门U7连接到预充电模块。

在一个可能的设计中，所述内部脉冲时钟生成逻辑和模块控制信号生成逻辑之间设置有串联的偶数个非门。

在一个可能的设计中，所述内部脉冲时钟生成逻辑的输入端设置有信号放大器；信号处理逻辑的输入端设置有信号放大器。

本实用新型至少包括以下有益效果：本装置设计低功耗模块，在待机时，有效控制各个模块的电路，主要从以下几个方面降低功耗：

1、降低SRAM存储阵列待机功耗：当低功耗控制信号(SLP)有效时，由于内部时钟信号的生成被中断，无法生成地址译码模块控制信号，地址译码模块控制信号则一直保持无效状态，地址信号在到达地址锁存模块时，由于地址锁存模块无法根据控制信号进入数据传输状态，地址译码无法进行，储存数据的SRAM阵列不会被选中，数据存储单元开关MOSFET不会开启，数据储存模块内部Nch和预充电用的Pch不会同时开启，Leak电流就可以大幅度减少；

2、降低预充电回路功耗：当低功耗控制信号(SLP)有效时，待机状态下预充电控制信号被固定到无效状态，将数据传输信号线BL/BLB预充电电路关闭，并将数据传输信号线(BLT/BLB)固定到VSS电位。由于两条数据传输信号线均被固定到VSS,灵敏放大电路停止工作，有效降低预充电电路待机功耗。

3、降低读写数据处理模块待机功耗：控制读写数据处理模块中数据锁存控制信号LA从而控制数据锁存电路进入无效状态，由于数据传输信号线BL/BLB均为VSS电位，数据被固定到“0”并经过数据锁存模块传输到输出端口进行数据输出。由于多个模块的控制信号被固定，可有效减少MOSFET的翻转动作，从而有效降低IO模块的待机功耗。

4、降低内部时钟及控制信号生成模块功耗：通过SLP信号与时钟信号CLK共同作用，将内部时钟信号固定为无效状态，由于该内部时钟信号被固定，其余模块控制信号的生成电路和时序电路等将保持原电位，不进行翻转动作。

综上所述，通过这种低功耗模式，可减少来自于存储单元与预充电电路间的漏电流，可以使预充电电路停止工作以减少灵敏放大器待机功耗，可将各模块内部信号进行固定以减少器件翻转动作产生的功耗。因此在该低功耗模式下可以大幅度降低SRAM电路待机功耗。

本实用新型的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本实用新型的研究和实践而为本领域的技术人员所理解。

附图说明

图1为本实用的模块结构示意图；

图2为地址译码模块的电路结构示意图；

图3为预充电模块的电路结构示意图；

图4为内部时钟及控制信号生成模块的电路结构示意图；

图5为内部脉冲时钟生成逻辑的电路结构示意图；

图6为模块控制信号生成逻辑的电路结构示意图；

图7为低功耗控制模块的电路结构示意图；

图8为SRAM阵列的结构示意图；

图9为SRAM存储单元的电路结构示意图；

图10为读写数据处理单元的电路结构示意图；

图11为SRAM低功耗模式相关信号时序图；

图12为SRAM信号逻辑真值表；

图13为低功耗模式与通常模式的SRAM存储阵列功耗对比图；

图14低功耗模式与通常模式的SRAM整体待机功耗对比图。

具体实施方式

下面结合附图及具体实施例来对本实用新型作进一步阐述。在此需要说明的是，对于这些实施方式的说明虽然是用于帮助理解本实用新型，但并不构成对本实用新型的限定。本文公开的特定结构和功能细节仅用于描述本实用新型的示例实施例。然而，可用很多备选的形式来体现本实用新型，并且不应当理解为本实用新型限制在本文阐述的实施例中。

如图1，一种适用于SRAM的低功耗电路，包括：

SRAM存储阵列，用于存储数据；

地址译码模块，用于进行译码，生成行和列，发送至SRAM存储阵列；

读写数据处理模块，用于输出SRAM存储阵列内数据，以及将数据传送至SRAM存储阵列内存储；

预充电模块，将SRAM存储阵列和读写数据处理模块之间的数据传输线预充电；

内部时钟及控制信号生成模块，输出控制信号到地址译码模块、读写数据处理模块和预充电模块；

低功耗模块，输出控制信号到地址译码模块、内部时钟及控制信号生成模块和读写数据处理模块。

低功耗控制模块：实现信号的分级和延时功能。通过反相器组合实现。

在现有SRAM中，内部时钟及控制信号生成模块通过接受外部时钟信号CLK，在外部时钟信号上升沿来临时产生内部脉冲时钟信号CLK1。根据内部脉冲时钟信号CLK1经过一系列逻辑电路生成以下各个模块的控制信号：

CLKA地址译码模块控制信号

地址译码模块控制信号CLKA有效时(高电平)，地址译码通道开关MOSFET开启，地址译码模块开始工作，生成SRAM存储阵列地址选择用行选择信号(ROW)及列选择信号(COL)，选定要进行读/写操作的存储单元。地址译码模块控制信号CLKA无效时(低电平)，地址译码通道开关MOSFET关闭，地址译码模块进入待机状态。SRAM存储阵列地址选择用行选择信号(ROW)及列选择信号(COL)被固定，指向最后一次进行读写数据操作的SRAM存储单元。

PRE预充电模块控制信号

预充电模块控制信号PRE有效时(低电平)，预充电回路开始工作，在SRAM电路未执行数据读写操作时，将数据传输信号线BL/BLB电位拉升至VDD，准备下一周期对数据进行读写操作。预充电模块控制信号PRE无效时(高电平)，预充电回路停止工作，SRAM存储单元数据通过数据传输信号线BL/BLB传输至读写数据处理模块进行存储，或读写数据处理模块中存储的待写入数据通过数据传输信号线BL/BLB传输至指定SRAM存储单元进行存储。

读写数据处理模块控制信号LA

读写数据处理模块控制信号LA有效时(高电平)，读写数据处理模块中数据锁存单元开关关闭，数据可由数据处理模块传输至输出端口，或者由数据处理模块传输至SRAM存储单元进行数据存储。读写数据处理模块控制信号LA无效时(低电平)，读写数据处理模块中数据锁存单元开关开启，将存储单元数据进行锁定并将数据输出至输出端口进行数据输出。

第一方面，现有SRAM电路待机功耗来源分析：

1、SRAM存储阵列待机功耗：

通常模式下，每个周期内根据地址选择信号对目标存储单元进行数据读写操作时，SRAM储存阵列中各个存储单元存在3种状态：COL和ROW都没被选中；仅有ROW被选中；COL和ROW都被选中。在一个周期内，COL和ROW都被选中的只有一个存储单元。但是根据SRAM容量的差异，仅有ROW被选中的SRAM存储单元数量也不同，针对SRAM而言，位数(BIT数)越大，则仅有ROW被选中数量就越多。对于这些仅有ROW被选中的存储单元，由于ROW被选中，存储单元两侧开关NFET开启，同时由于COL未被选中，对应数据传输信号线BL/BLB的预充电回路未关闭，NFET与PFET同时开启，产生较大的漏电流。

如SRAM存储阵列漏电流示意图所示，PRE01为低电平时，PM1/PM2/PM3开启，BL/BLB与VDD相连接通道开启，BL/BLB电位被拉升至VDD。由于SRAM存储单元结构特性，NM8/NM9其中一个NFET开启，当ROW为高电平，NM6/NM7开启，则VDD→NM6→NM9→VSS或者VDD→NM7→NM8→VSS通道开启，产生大量贯通电流，待机功耗较大。

2、灵敏放大器待机功耗：

现有SRAM结构中，考虑到SRAM大容量需求，在SRAM电路及版图设计过程中存在大量重复SRAM存储单元，由于需要兼顾芯片尺寸，各工艺厂商所提供的SRAM标准单元的MOSFET尺寸较小，驱动能力较低。在SRAM电路设计中必须添加灵敏放大器对BL/BLB的电压差分放大。由于灵敏放大器需要工作在饱和区的特性，为保证灵敏放大器正常工作，需要一直为该放大器提供偏置电流，因此灵敏放大器在待机状态下也会产生大量Leak电流。

3、预充电回路待机功耗

如前文PRE预充电模块控制信号介绍所述，在SRAM电路待机状态下，为保证对SRAM存储阵列的数据进行快速读取与写入，数据传输信号线BL/BLB的预充电回路一直处于工作状态，将数据传输信号线BL/BLB电位维持在VDD，产生较大功耗。

4、其他模块待机功耗

其他的诸如内部时钟及控制信号生成模块，地址译码模块等，由于整体数量较少，产生的漏电流相较于SRAM存储阵列和灵敏放大器所产生的待机漏电流较少。

综上所述，SRAM待机功耗主要来自于SRAM存储阵列、灵敏放大器、预充电回路产生的待机功耗，为改善电路静态功耗较高的问题，本设计提出在电路中添加低功耗模式控制信号(SLP)参与部分控制信号的生成，增加低功耗控制的逻辑电路，为电路添加低功耗模式，从而降低SRAM待机功耗。

第二方面，改进的部分：

本装置主要改进在于添加了低功耗模块，低功耗模块输出控制信号至内部时钟及控制信号生成模块、预充电模块和地址译码模块；并对内部时钟及控制信号生成模块、预充电模块和地址译码模块进行相应的改进。

1、地址译码模块：具体结构如下：

如图2，所述地址译码模块包括译码及地址保存模块，外部译码信号依次经非门K1、非门K2和非门K3连接至译码及地址保存模块，所述译码及地址保存模块的输出连接到SRAM存储阵列；

接收内部时钟及控制信号生成模块发送的信号，该信号经非门K4后，一路连接至非门K3的电源负极，另一路经非门K5连接非门K3的电源正极；

接收低功耗模块发送的信号，该信号经非门K6后，一路连接至非门K1的电源正极，另一路经非门K7连接至非门K1的电源负极。

所述非门K3和译码及地址保存模块之间并行设置有禁止回路，所述禁止回路包括非门K8和非门K9，所述非门K8的输入端连接译码及地址保存模块，输出端经非门K9连接至非门K3的输出端，所述非门K9的电源正极连接到非门K4的输出端，非门K9的电源负极连接到非门K5的输出端。

所述译码及地址保存模块分别输出行选择信号和列选择信号到SRAM存储阵列，译码及地址保存模块的行选择信号经与门U1连接至SRAM存储阵列，非门K7的输出端经奇数个非门后，连接到与门U1的另一个输入端；译码及地址保存模块的列选择信号经与门U2连接至SRAM存储阵列，非门K7的输出端经奇数个非门后，连接到与门U2的另一个输入端。译码及地址保存模块为现有技术，可以选用2-4个译码器和锁存器(Latch)。

地址译码模块中，低功耗模式控制信号SLPA有效时(低电平)，TRINV2关闭，输出的行选信号ROW及列选信号Col被固定为低电平，SRAM存储阵列无法被选中。地址译码模块低功耗模式控制信号SLPA无效时(高电平)，TRINV2开启，SRAM电路可正常进行读写数据操作。当SLPA为低电平时，不论地址信号和时钟信号为高或低电平，结果都能实现输出信号(行选择信号和列选择信号)为低电平。

当低功耗模式控制信号SLP无效时(高电平)，SLPA0被固定为高电平、SLPA1被固定为低电平，TRINV2处于一直开启的状态。SRAM处于通常动作模式，地址译码模块接收外部输入地址信号，当CLKA有效时，TRINV0、TRINV1关闭，将输入的地址信号进行锁存的同时将地址传输到译码及地址保存模块对输入的地址信号进行译码得到行选择信号ROW、列选择信号COL而定位需进行操作的SRAM存储单元。当低功耗模式控制信号SLP有效时(低电平)，SLPA0被固定为低电平、SLPA1被固定为高电平，TRINV2被关闭，地址信号无法传输到地址译码模块内部。同时，由于SLPA2被固定为低电平，行选择信号ROW、列选择信号COL均被固定为低电平，可有效降低地址译码模块待机功耗。同时由于行选择信号ROW及列选择信号COL被固定为低电平，所有SRAM存储单元的开关NFET被关断，可有效避免数据误操作。

2、预充电模块：

如图3，所述预充电模块包括场效应开关PM1、场效应开关PM2和场效应开关PM3，所述场效应开关PM1和场效应开关PM2的源极都连接的电源正极VDD，场效应开关PM1的漏极连接到读写数据处理模块上的数据传输线BL，场效应开关PM2的漏极连接到读写数据处理模块上的数据传输线BLB，场效应开关PM3的源极连接到数据传输线BL，其漏极连接数据传输线BLB；

所述内部时钟及控制信号生成模块的控制端和低功耗模块控制端分别连接与门U3的两个输入端，与门U3的输出端连接到场效应开关PM1、场效应开关PM2和场效应开关PM3的栅极；

还包括场效应开关PM4、场效应开关PM5、场效应开关PM6、场效应开关PM7、场效应开关NM8和场效应开关NM9，场效应开关PM4的源极经场效应开关PM6连接到电源正极VDD，其漏极连接到数据传输线BL，其栅极连接到数据传输线BLB；场效应开关PM5的源极经场效应开关PM7连接到电源正极VDD，其漏极连接到数据传输线BLB，其栅极连接到数据传输线BL；场效应开关NM8的源极连接到电源负极VSS，其漏极连接到数据传输线BL，场效应开关NM9的源极连接到电源负极VSS，其漏极连接到数据传输线BLB，场效应开关PM6、场效应开关PM7、场效应开关NM8和场效应开关NM9的栅极经过一个非门K10连接到低功耗模块的控制端，接收低功耗模块的控制信号。

所述低功耗模块的控制端经两个串联的非门连接到与门U3；所述内部时钟及控制信号生成模块的控制端经两个串联的非门连接到与门U3；非门K10经两个串联的非门连接到场效应开关NM8和场效应开关NM9的栅极。非门电路在高低电平转换之间，即载止与饱和之间，有一过渡区，这一段过渡区就是放大区(线性区)，利用这一区域，可将非门作放大器之用。因此，非门可将信号放大，能够起到增强驱动的作用。

预充电模块低功耗模式控制信号SLPP有效时(高电平)，预充电电路控制信号PRE被固定为高电平，预充电电路各PFET被关闭，预充电电路不进行动作。数据传输信号线被固定为低电平、数据传输信号线BL/BLB高电平维持电路关闭，预充电回路功耗降低。

当低功耗模式控制信号SLP无效时(高电平)，SLPP及SLPP0被固定为高电平，预充电模块接收由内部时钟及控制信号生成模块产生的预充电模块控制信号PRE，在电路未工作时开启充电电路。SLPP1被固定为低电平，PM5/PM6开启，PM4/PM3在电路动作时维持数据传输信号线中的高电平信号，有效保证数据读写操作的稳定性并加速数据读写操作。SLPP2被固定为高电平，NM7/NM8处于关闭状态，对数据读写无影响。当低功耗模式控制信号SLP有效时(低电平)，SLPP0被固定为低电平，PRE01同时被固定为高电平，PM1/PM2/PM3关闭，预充电电路关闭。SLPP2被固定为高电平，NM7/NM8开启，将数据传输信号线BL/BLB电压拉低至低电平。有效降低预充电电路待机功耗。SLPP1被固定为高电平，PM5/PM6被关闭，数据传输信号线被拉低至低电平，PM4/PM3虽然被开启，但由于源极悬空不产生待机功耗。当SLPP为低电平时，使得PM1、PM2、PM3完全关断，同时PM6、PM7也关断，保证充电动作被禁止，把BL和BLB拉到低电平。

3、内部时钟及控制信号生成模块：具体结构如下：

如图4，所述内部时钟及控制信号生成模块包括内部脉冲时钟生成逻辑和模块控制信号生成逻辑，所述内部脉冲时钟生成逻辑的输入端为外部时钟信号，其输出端连接到与门U4的一个输入端，与门U4的另一个输入端经信号处理逻辑连接到预处理模块，与门U4的输出端连接到模块控制信号生成逻辑的输入端，模块控制信号生成逻辑和信号处理逻辑输出都经与门U5连接到地址译码模块；模块控制信号生成逻辑和信号处理逻辑输出都经与门U6连接到预充电模块；模块控制信号生成逻辑和信号处理逻辑输出都经与门U7连接到读写数据处理模块。

所述内部脉冲时钟生成逻辑和模块控制信号生成逻辑之间设置有串联的偶数个非门。所述内部脉冲时钟生成逻辑的输入端设置有信号放大器；信号处理逻辑的输入端设置有信号放大器。该处的信号放大也是串联的偶数个非门，在上面已阐述了具体作用，不作赘述。

当内部时钟及控制信号生成模块低功耗模式控制信号SLPC有效时(低电平)，关闭内部脉冲时钟生成相关逻辑电路，将内部时钟信号固定为低电平，电路内部无法产生时钟脉冲信号、地址译码模块控制信号被固定为低电平、预充电模块控制信号被控制为高电平，SRAM电路无法动作，相关模块功耗降低。当内部时钟及控制信号生成模块低功耗模式控制信号SLPC无效时(高电平)，低功耗模式控制信号SLPC不对其他信号的生成产生影响。

当低功耗模式控制信号SLP无效时(高电平)，SRAM处于通常动作模式，SLPE为高电平，内部时钟CLK1只被外部输入时钟CLK决定，此时各个模块的控制信号可正常生成，SRAM整体电路可正常进行读写动作。当低功耗模式控制信号SLP无效时(低电平)，SLP经信号处理逻辑将SLPE固定为低电平，内部时钟CLK1信号被固定为低电平。内部时钟脉冲无法生成，后续模块控制信号生成信号维持原状态不变，各信号不进行反转，即使外部输入时钟信号CLK改变，内部电路不进行动作。同时，由于SLPE被固定为低电平，地址译码模块控制信号CLKA、预充电模块控制信号PRE、读写数据处理模块控制信号LA均被控制为无效状态(低电平)，相关电路被关闭，无法动作。可有效降低待机功耗。当SLPC为高电平时，不论片选信号SEN和时钟信号有没有翻转，结果都能实现输出信号均为低电平。

如图4中，内部脉冲时钟生成逻辑电路图结构如图5；模块控制信号生成逻辑的电路图结构如图6；信号处理逻辑采用缓冲寄存器BUFFER，为现有技术，这里不给出具体电路结构。

4、低功耗控制模块的结构如图7，采用一个输入SLP信号，得到三个控制信号为SLPC、SLPA和SLPP,分别输入到内部时钟及控制信号生成模块、地址译码模块和预充电模块。

SLP高电平时，SLPC、SLPA和SLPP都为高电平，SLP为低电平时，SLPC、SLPA和SLPP都为低电平。

5、SRAM存储阵列和读写数据处理模块，没有具体改进，如图8为SRAM存储阵列，图9为图8中SRAM存储单元的电路结构图。SRAM存储阵列是现有技术不再赘述。

如图10为读写数据处理模块，其中Larch为锁存器，BUFFER为缓冲寄存器，为现有技术，不作赘述。读写数据处理模块是现有技术，不再赘述。

综上所述，SRAM低功耗模式相关信号时序图如图11；

低功耗模式控制信号SLP在电路中属于第一优先级信号，SLP为高电平信号时，外部时钟信号输入，地址信号输入无效。长时间内不对SRAM进行读写操作时切换到低功耗模式，可大幅度减小SRAM待机功耗。SRAM信号逻辑真值表如图12。

实验：在现有技术上SRAM无论是否需要数据读写，整个电路都工作在高速状态，导致功耗较大。而利用本方案设计的SRAM就可以在***待机的时候，通过进入SRAM低功耗模式将待机功耗尽可能的降低。

基于低功耗模式的设计方案，能够有效降低SRAM存储阵列的待机功耗，在进入低功耗模式之后，由于各个存储单元无动作也没有PchNch同时开启的状态，因此只有非常低的漏电流，这时功耗接近于0，大幅度降低了待机功耗。在最大电流条件下仿真得到的电流对比结果。如图13，为低功耗模式与通常模式的SRAM存储阵列功耗对比图；

由于SRAM存储阵列功耗为SRAM整体功耗的最大来源，SRAM存储阵列功耗大幅度降低之后，SRAM整体功耗也有大幅度改善。在最大电流条件下仿真得到的电流对比结果，如图14，为低功耗模式与通常模式的SRAM整体待机功耗对比图。

尽管本实用新型的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本实用新型的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本实用新型并不限于特定的细节和这里示出与描述的图例。

Claims (9)

1.一种适用于SRAM的低功耗电路，其特征在于，包括：

SRAM存储阵列，用于存储数据；

地址译码模块，用于进行译码，生成行和列，发送至SRAM存储阵列；

读写数据处理模块，用于输出SRAM存储阵列内数据，以及将数据传送至SRAM存储阵列内存储；

预充电模块，将SRAM存储阵列和读写数据处理模块之间的数据传输线预充电；

内部时钟及控制信号生成模块，输出控制信号到地址译码模块、读写数据处理模块和预充电模块；

低功耗模块，输出控制信号到地址译码模块、内部时钟及控制信号生成模块和读写数据处理模块。

2.如权利要求1所述的一种适用于SRAM的低功耗电路，其特征在于，所述地址译码模块包括译码及地址保存模块，外部译码信号依次经非门K1、非门K2和非门K3连接至译码及地址保存模块，所述译码及地址保存模块的输出连接到SRAM存储阵列；

接收内部时钟及控制信号生成模块发送的信号，该信号经非门K4后，一路连接至非门K3的电源负极，另一路经非门K5连接非门K3的电源正极；

接收低功耗模块发送的信号，该信号经非门K6后，一路连接至非门K1的电源正极，另一路经非门K7连接至非门K1的电源负极。

3.如权利要求2所述的一种适用于SRAM的低功耗电路，其特征在于，所述非门K3和译码及地址保存模块之间并行设置有禁止回路，所述禁止回路包括非门K8和非门K9，所述非门K8的输入端连接译码及地址保存模块，输出端经非门K9连接至非门K3的输出端，所述非门K9的电源正极连接到非门K4的输出端，非门K9的电源负极连接到非门K5的输出端。

4.如权利要求2所述的一种适用于SRAM的低功耗电路，其特征在于，所述译码及地址保存模块分别输出行选择信号和列选择信号到SRAM存储阵列，译码及地址保存模块的行选择信号经与门U1连接至SRAM存储阵列，非门K7的输出端经奇数个非门后，连接到与门U1的另一个输入端；译码及地址保存模块的列选择信号经与门U2连接至SRAM存储阵列，非门K7的输出端经奇数个非门后，连接到与门U2的另一个输入端。

5.如权利要求1所述的一种适用于SRAM的低功耗电路，其特征在于，所述预充电模块包括场效应开关PM1、场效应开关PM2和场效应开关PM3，所述场效应开关PM1和场效应开关PM2的源极都连接的电源正极VDD，场效应开关PM1的漏极连接到读写数据处理模块上的数据传输线BL，场效应开关PM2的漏极连接到读写数据处理模块上的数据传输线BLB，场效应开关PM3的源极连接到数据传输线BL，其漏极连接数据传输线BLB；

所述内部时钟及控制信号生成模块的控制端和低功耗模块控制端分别连接与门U3的两个输入端，与门U3的输出端连接到场效应开关PM1、场效应开关PM2和场效应开关PM3的栅极；

还包括场效应开关PM4、场效应开关PM5、场效应开关PM6、场效应开关PM7、场效应开关NM8和场效应开关NM9，场效应开关PM4的源极经场效应开关PM6连接到电源正极VDD，其漏极连接到数据传输线BL，其栅极连接到数据传输线BLB；场效应开关PM5的源极经场效应开关PM7连接到电源正极VDD，其漏极连接到数据传输线BLB，其栅极连接到数据传输线BL；场效应开关NM8的源极连接到电源负极VSS，其漏极连接到数据传输线BL，场效应开关NM9的源极连接到电源负极VSS，其漏极连接到数据传输线BLB，场效应开关PM6、场效应开关PM7、场效应开关NM8和场效应开关NM9的栅极经过一个非门K10连接到低功耗模块的控制端，接收低功耗模块的控制信号。

6.如权利要求5所述的一种适用于SRAM的低功耗电路，其特征在于，所述低功耗模块的控制端经两个串联的非门连接到与门U3；所述内部时钟及控制信号生成模块的控制端经两个串联的非门连接到与门U3；非门K10经两个串联的非门连接到场效应开关NM8和场效应开关NM9的栅极。

7.如权利要求1所述的一种适用于SRAM的低功耗电路，其特征在于，所述内部时钟及控制信号生成模块包括内部脉冲时钟生成逻辑和模块控制信号生成逻辑，所述内部脉冲时钟生成逻辑的输入端为外部时钟信号，其输出端连接到与门U4的一个输入端，与门U4的另一个输入端经信号处理逻辑连接到预处理模块，与门U4的输出端连接到模块控制信号生成逻辑的输入端，模块控制信号生成逻辑和信号处理逻辑输出都经与门U5连接到地址译码模块；模块控制信号生成逻辑和信号处理逻辑输出都经与门U6连接到读写数据处理模块；模块控制信号生成逻辑和信号处理逻辑输出都经与门U7连接到预充电模块。

8.如权利要求7所述的一种适用于SRAM的低功耗电路，其特征在于，所述内部脉冲时钟生成逻辑和模块控制信号生成逻辑之间设置有串联的偶数个非门。

9.如权利要求7所述的一种适用于SRAM的低功耗电路，其特征在于，所述内部脉冲时钟生成逻辑的输入端设置有信号放大器；信号处理逻辑的输入端设置有信号放大器。

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