CN116364137A - 一种同侧双位线的8t单元、逻辑运算电路及cim芯片 - Google Patents
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Abstract
本发明属于集成电路技术领域，具体涉及一种同侧双位线的8T单元，量化电路、逻辑运算电路、编码电路，存算电路以及CIM芯片。8T单元具有数据读写保持功能和布尔逻辑运算功能，支持“与”、“或”、“同或”三类逻辑运算的单独或并行操作；8T单元由2个PMOS管P1～P2，6个NMOS管N1～N6构成，其中，P1、P2，以及N1～N4构成经典的6TSRAM结构，N5的栅极接反相存储节点QB；N5的漏极与N6的源极相连并接位线CBL；N6的漏极接位线RBL；N6的栅极接字线RWL1；N5的源极接字线RWL2；其中，字线RWL1和RWL2用于输入逻辑运算所需的其中一个操作数，位线RBL且/或CBL用于输出对应的运算结果。本发明解决了现有各类存算电路方案支持的逻辑运算功能较为单一，应用场景较窄的问题。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种同侧双位线的8T单元，量化电路、逻辑运算电路、编码电路，基于同侧双位线的8T单元的存算电路以及CIM芯片。
背景技术
人脸识别、无人驾驶、机器翻译、声纹识别以及智能客服机器等技术的不断发展给人们的生活带来了极大的便利。这些技术都属于人工智能(artificial intelligence,AI)技术，人工智能技术的发展离不开大数据的支持。人工智能在应用过程需要处理海量的数据，这些呈***式增长的数据要求处理器在计算能力方面有大幅度提升，技术人员亟需对处理器性能进行极大提升来满足“算力时代”的要求。
传统的冯诺依曼架构把处理器计算单元和存储器相分离的模式，当处理器进行运算时就从存储器中读取数据，之后在处理器处理完数据之后再写回存储器。目前绝大多数计算体系是基于冯诺依曼架构，该架构中运算单元和存储单元之间存在物理上的隔离。数据往返在运算单元和存储单元之间的功耗和延时远大于计算时所需的功耗和延时。因此，冯诺依曼架构成为制约大数据和人工智能应用的一个瓶颈，为了极大地缩小数据的延时以及降低功耗，探寻新型架构已迫在眉睫。存内计算(computing in-memory,CIM)架构是突破冯诺伊曼瓶颈问题的一种新的计算架构，这种计算架构将运算单元和存储单元整合为一体的，在单元内部实现存储和运算，无需进行数据的跨单元传输，因此可以有效升数据处理的速度，满足大数据应用的需求，并且可以大幅度降低功耗和提高计算的并行度。
其中，SRAM由于其高速、低功耗和逻辑电路兼容性好的优点被广泛的用于最接近计算单元的高速缓存，在此基础上，开发出具有不同类型存内运算功能的CIM芯片成为较为热门的研究领域。目前基于SRAM的存内计算的研究主要集中在电压域、电流域和电荷域三个部分。为了处理不同的逻辑运算任务，技术人员基于普通的6T存储单元，开发出了一系列具有复杂逻辑运算功能的SRAM单元。例如，某些技术人员曾开发出能够完成不同类型逻辑运算任务的解耦合8T SRAM单元，但是，传统的解耦合8T SRAM单元能够执行的布尔逻辑运算的功能较为单一，无法应对更为复杂的逻辑运算场景。
发明内容
为了解决现有各类存算电路方案支持的逻辑运算功能较为单一，应用场景较窄的问题，本发明提供一种同侧双位线的8T单元，量化电路、逻辑运算电路、编码电路，基于同侧双位线的8T单元的存算电路以及CIM芯片。
本发明采用以下技术方案实现：
一种同侧双位线的8T单元，其作为SRAM电路的基本功能单元，并具有数据读写保持功能和布尔逻辑运算功能。该型8T单元支持“与”、“或”、“同或”三类布尔逻辑运算的单独或并行操作。8T单元由2个PMOS管P1～P2，6个NMOS管N1～N6构成，电路连接关系如下：
P1、P2的源极接电源VDD；N1、N2的源极接地GND。P1、N1、N3的漏极与P2、N2的栅级电连接，并作为存储节点Q；P2、N2、N4的漏级与P1、N1、N5的栅极电连接，并作为反相存储节点QB。N3、N4的栅极接字线WL；N3的源极接位线BL；N4的源极接位线BLB；N5的漏极与N6的源极相连并接位线CBL；N6的漏极接位线RBL；N6的栅极接字线RWL1；N5的源极接字线RWL2。
其中，字线RWL1和RWL2共同用于输入布尔逻辑运算所需的其中一个操作数，位线RBL且/或CBL用于输出对应的运算结果。
在本发明改进后包含同侧双位线的8T单元中，P1、P2、N1～N4构成的6T单元作为执行数据读写保持功能的基本单元。6T单元的电路结构为传统的SRAM单元电路。其中，P1和N1构成一个反相器，P2和N2构成另一个反相器；两个反相器构成交叉耦合的锁存结构，并形成用于存储并保持数据的两个存储节点Q和QB。N3、N4分别作为位线BL、BLB与存储节点Q、QB之间的传输管；进而实现对存储数据的读写操作。
P1、P2、N1～N6构成的8T单元共同作为执行布尔逻辑运算操作的基本单元，其中，N5和N6构成执行布尔逻辑运算操作的解耦合读端口。在布尔逻辑运算操作中，将存储节点Q中预存的数据作为其中一个操作数；对输入到字线RWL1和RWL2上电平状态表征的两位二进制数进行编码，构成另一个操作数。最后，通过检测CBL和/或RBL的位线电压可以得到三类布尔逻辑运算操作的运算结果。其中，通过CBL的位线电压来表征“或”操作的运算结果；通过RBL的位线电压来表征“或”操作的运算结果；通过CBL与RBL二者共同的位线电压来表征“同或”操作的运算结果。
作为本发明进一步的改进，8T单元执行逻辑“与”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态。其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”。
(2)预充阶段：
将位线RBL预充至高电平。
(3)计算阶段：
先通过RWL2和RWL1输入第二操作数Q2。其中，当RWL1为高电平且RWL2为低电平时，表示Q2为“1”。当RWL1和RWL2均为高电平时，表示Q2为“0”。
然后，量化输出位线RBL的电平；当RBL保持高电平，表示“与”运算结果Z1为“0”；当RBL下降为低电平，表示“与”运算结果Z1为“1”。
作为本发明进一步的改进，8T单元执行逻辑“或”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态。其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”。
(2)预充阶段：
将位线RBL预充至高电平。
(3)计算阶段：
先通过RWL2和RWL1输入第二操作数Q2。其中，当RWL1为高电平，RWL2为低电平时，表示Q2为“0”；当RWL1和RWL2均为高电平时，表示Q2为“1”。
然后，量化输出位线CBL的电平；当CBL保持高电平，表示“或”运算结果Z2为“1”；当CBL下降为低电平，表示“与”运算结果Z2为“0”。
作为本发明进一步的改进，8T单元执行逻辑“同或”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态。其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”。
(2)预充阶段：
将位线CBL预充至高电平。
(3)计算阶段：
先通过RWL2和RWL1输入第二操作数Q2。其中，当RWL1为高电平，RWL2为低电平时，表示Q2为“0”；当RWL1和RWL2均为高电平时，表示Q2为“1”。
然后，通过量化输出位线RBL与CBL的电平；当RBL和CBL同为低电平，表示“同或”运算结果Z3为“0”；当RBL和CBL同为高电平，表示“同或”运算结果Z3为“1”。
本发明包括一种量化电路，其应用于前述的同侧双位线的8T单元中，进而根据位线RBL和/或CBL的位线电压同步输出“与”、“或”、“同或”中的任意一种或多种逻辑运算操作对应的运算结果。
其中，量化电路包括三个灵敏放大器SA1、SA2和SA3。SA1的正输入端口接一个常为高电平状态的参考电压VREF1，SA1的负输入端口接位线RBL，SA1的输出端Z1用于输出逻辑“与”运算的运算结果。SA2的负输入端口接一个常为高电平状态的参考电压VREF2，SA2的正输入端口接位线CBL，SA2的输出端Z2用于输出逻辑“或”运算的运算结果。SA3的负输入端口接SA1的输出端Z1，SA3的正输入端口接SA2的输出端Z2，SA3的输出端Z3用于输出逻辑“同或”运算的运算结果。
需要特别说明的是：Z1和Z2的输出均可以分为两路，一路直接输出，另一路作为SA3的输入。这样可以根据需要实现利用SA1、SA2、SA3对不同类型的逻辑运算的结果进行的单独输出，或对不同类型逻辑运算进行并行处理并同步输出。
本发明还包括一种逻辑运算电路，其用于单独或并行实现“与”、“或”、“同或”中的任意一种或多种布尔逻辑运算操作。该逻辑运算电路包括运算部分和运算输出部分。
其中，运算部分包括至少一个前述的同侧双位线的8T单元。当8T单元超过1个时，各个8T单元按列排列，并连接在同一组位线BL、BLB、RBL和CBL上，且各行的8T单元分别连接有一组独立的字线WL、RWL1和RWL2。
运算输出部分采用前述的量化电路。量化电路包括两个输入端和三个输出端，两个输入端分别连接在运算部分的位线RBL和CBL上，三个输出端分别作为“与”、“或”、“同或”逻辑运算的运算输出端口。
本发明还包括一种编码电路，其应用于前述的逻辑运算电路中；该型编码电路作为向逻辑运算电路输入“与”、“或”、“同或”逻辑运算中所需操作数的前置电路。编码电路中至少包括三种编码单元，分别为：与编码单元，或编码单元、同或编码单元。每种编码单元均包括一个输入端和两个输出端，编码单元的输入端用于接收逻辑运算的其中一个操作数，编码单元的输出端用于按照预设的编码规则，根据输入的操作数向8T单元的字线RWL1和RWL2输入对应的控制信号。
其中，与编码单元的编码规则为：(1)当输入的操作数为“1”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平。(2)当输入的操作数为“0”时，输出到RWL1和RWL2的控制信号均为高电平。
或编码单元的编码规则为：(1)当输入的操作数为“0”时，输出到RWL1的控制信号为低电平，输出到RWL2的控制信号为高电平。(2)当输入的操作数为“1”时，输出到RWL1和RWL2的控制信号均为低电平。
同或编码单元的编码规则为：(1)当输入的操作数为“1”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平。(2)当输入的操作数为“0”时，输出到RWL1和RWL2的控制信号均为低电平。
本发明还包括一种基于同侧双位线的8T单元的存算电路，其为具有常规的SRAM存储功能和复杂的布尔逻辑运算功能的大规模集成电路。该存算电路包括：存算阵列、字线组、位线组、字线驱动器、预充电路、时序控制模块、模式切换电路、编码电路，以及量化输出电路。
其中，存算阵列由N×M个前述的同侧双位线的8T单元按N行M列的阵列方式排布而成。字线组包括三类字线WL、RWL1和RWL2，每类字线的数量为N条。存算阵列中同一行的各个8T单元连接在同一组字线WL、RWL1和RWL2上。位线组包括四类位线BL、BLB、RBL和CBL，各条位线的数量为M条。存算阵列中同列的所有8T单元均连接在同一组位线BL、BLB、RBL和CBL上。
字线驱动器用于控制各条字线WL、RWL1和RWL2的开启。预充电路用于在执行数据存储或逻辑运算的不同阶段对指定的位线进行预充操作。时序控制模块用于生成执行数据读写保持操作或逻辑运算操作所需的各个时钟信号。
模式切换电路用于切换存算电路的工作模式，存算电路的工作模式包括数据存储模式和逻辑运算模式。逻辑运算模式分为“与”运算模式、“或”运算模式、“同或”运算模式三类。
编码电路采用前述的方案。编码电路在逻辑运算模式下根据所需完成运算的操作数向字线RWL1和RWL2输出对应控制信号。
量化输出电路包括数据读部分和运算输出部分。数据读部分连接在位线BL和BLB上，用于根据BL和BLB的电平状态输出各存储节点的存储数据。运算输出部分采用如前述的量化电路，并连接在位线RBL和CBL上。运算输出部分用于根据位线RBL和/或CBL的位线电压输出对应的布尔逻辑运算的运算结果。
本发明还包括一种CIM芯片，其由如前述的基于同侧双位线的8T单元的存算电路封装而成。
本发明提供的技术方案，具有如下有益效果：
本发明利用经典的8T SRAM电路结构，通过增加特殊的控制字线和同侧的解耦合双位线，结合及新设计的输入信号编码逻辑和位线电压模数转换逻辑，同时实现了布尔逻辑运算中的“与”、“或”、“同或”操作。相比于传统的仅具有单一布尔逻辑运算功能的解耦合8T SRAM单元电路，本发明提供同侧双位线的8T单元SRAM可以实现多种不同类型的布尔逻辑运算，并且支持多不同类型的布尔逻辑运算进行同步执行，功能更加强大。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1为本发明实施例1中提供的一种同侧双位线的8T单元的电路图。
图2为本发明实施例2中提供的针对的同侧双位线的8T单元设计的量化电路的电路图。
图3为本发明实施例3中结合同侧双位线的8T单元和量化电路设计的逻辑运算电路的电路图。
图4为本发明实施例3中提供的包含编码电路的逻辑运算电路的功能模块图。
图5为本发明实施例4中提供的一种基于同侧双位线的8T单元的存算电路的电路架构图。
图6为图5的电路在仿真实验中针对“与”运算、“或”运算，以及“同或”运算进行仿真时，各信号对应的时序波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
本实施例提供一种同侧双位线的8T单元，其作为SRAM电路的基本功能单元，并具有数据读写保持功能和布尔逻辑运算功能。该型8T单元支持“与”、“或”、“同或”三类布尔逻辑运算的单独或并行操作。如图1所示，8T单元由2个PMOS管P1～P2，6个NMOS管N1～N6构成，电路连接关系如下：
P1、P2的源极接电源VDD；N1、N2的源极接地GND。P1、N1、N3的漏极与P2、N2的栅级电连接，并作为存储节点Q；P2、N2、N4的漏级与P1、N1、N5的栅极电连接，并作为反相存储节点节点QB。N3、N4的栅极接字线WL；N3的源极接位线BL；N4的源极接位线BLB；N5的漏极与N6的源极相连并接位线CBL；N6的漏极接位线RBL；N6的栅极接字线RWL1；N5的源极接字线RWL2。
在本实施例改进后包含同侧双位线的8T单元中，P1、P2、N1～N4构成的6T单元作为执行数据读写保持功能的基本单元。以上六个MOS管构成的6T单元的电路结构为经典的SRAM单元电路。其中，P1和N1构成一个反相器，P2和N2构成另一个反相器；两个反相器构成交叉耦合的锁存结构，并形成用于存储并保持数据的两个存储节点Q和QB。P1和P2作为写操作时的上拉电路结构；NMOS晶体管N1和N2作为写操作时的下拉电路结构。N3、N4分别作为位线BL、BLB与存储节点Q、QB之间的传输管；利用N3、N4以及BL、BLB可以实现对存储节点Q、QB中存储数据进行数据读写操作。
在经典的6T结构的基础上，P1、P2、N1～N6构成的8T单元共同作为执行布尔逻辑运算操作的基本单元。其中，N5和N6共同构成执行布尔逻辑运算操作的解耦合读端口。本实施例提供的8T单元在执行布尔逻辑运算操作时，将存储节点Q中预存的数据作为其中一个操作数；对输入到字线RWL1和RWL2上电平状态表征的两位二进制数进行编码，构成另一个操作数。最后，通过检测CBL和/或RBL的位线电压可以得到三类布尔逻辑运算操作的运算结果。
具体地，在本实施例改进的8T单元中，通过CBL的位线电压来表征“或”操作的运算结果；通过RBL的位线电压来表征“或”操作的运算结果；通过CBL与RBL二者共同的位线电压来表征“同或”操作的运算结果。
为了使得本实施例的方案更加清楚，优点更加凸显，以下按照先数据存储功能，后逻辑运算功能的顺序，分别对本实施例提供的同侧双位线的8T单元的工作原理和操作方法进行详细阐释：
一、数据存储功能
1、数据保持状态
本实施例的同侧双位线的8T存储单元在数据保持状态下的运行原理如下：将与数据读写有关的两条位线BL、BLB置为高电平；再将字线WL置为低电平，使得传输管N3、N4处于关闭状态。接着，将解耦合读端口中用于执行布尔逻辑运算的字线RWL2置为高电平，关断位线CBL、位线RBL对地的通路。最后，将字线RWL1置为低电平，隔离开位线CBL、位线RBL。
此时，8T单元的存储节点Q、QB内分别存储有相应的数据，存储数据锁存于两个反相器构成的耦合结构中，进而实现了数据保持。
同时，在数据保持状态下，存储节点Q与解耦合读端口中N5的栅极电连接，因而，存储节点Q中存储的数据可以作为后期执行布尔逻辑运算过程中所需的其中一个操作数。
2、数据读操作
本实施例提供的同侧双位线的8T存储单元执行数据读操作的过程如下：将位线BL、BLB置为高电平，WL也置为高电平，则，NMOS晶体管N3、N4处于开启状态；位线BL和位线BLB分别通过NMOS晶体管N3、N4与8T单元内的存储节点Q、QB电连接；存储节点Q或QB使得位线BL或位线BLB通过8T单元中的晶体管N1、N2电连接VSS，位线BL或BLB放电；通过获取位线BL或BLB的电压降即可读出对于存储节点中存储的数据。
3、数据写操作
本实施例提供的同侧双位线的8T存储单元执行数据写操作的过程如下：首先，根据待写入的存储数据将位线BL或BLB分别置为对应的高电平或低电平。然后，将字线WL置为高电平。此时，NMOS晶体管N3、N4处于开启状态；位线BL和位线BLB分别通过NMOS晶体管N3、N4与8T单元内的存储节点Q和QB电连接。
如果Q或QB中的原始数据为“0”，待写入的数据为“1”，则8T单元中的存储节点Q或QB使得位线BL或位线BLB通过P1、P2与电源VDD连接，8T单元中的存储节点Q或QB被写入高电平，即数据“1”。如果Q或QB中的原始数据为“1”，待写入的数据为“0”，则8T单元中的存储数据Q或QB使得位线BL或位线BLB通过N1、N2与地端VSS电连接，8T单元中的存储节点Q或QB被写入低电平，即数据“0”。
二、布尔逻辑运算功能
本实施例提供的同侧双位线的8T存储单元在执行布尔逻辑运算操作时，位线BL、BLB需要被置为高电平，WL置为低电平，使得8T单元处于数据保持状态。此时，NMOS晶体管N3、N4处于关断状态；SRAM中的存储数据Q电连接解耦合读端口中NMOS晶体管N5的栅极。在此状态下，当8T单元中的存储节点Q为高电平(即存储数据为“1”)时，解耦合读端口中NMOS晶体管N5处于开启状态；当8T单元中的存储节点Q为低电平(即存储数据为“0”)时，解耦合读端口中NMOS晶体管N5处于关断状态。
在本实施例的同侧双位线的8T存储单元中，解耦合读端口中的字线RWL2电连接在NMOS晶体管N5的源极。因此，当字线RWL2为高电平时，解耦合读端口处于关闭状态。当字线RWL2为低电平时，解耦合读端口处于开启状态。另外，解耦合读端口中的字线RWL1电连接在NMOS晶体管N6的栅极；因此，当字线RWL1为高电平时，解耦合读端口中的NMOS晶体管N6处于开启状态。当字线RWL1为低电平时，解耦合读端口中的NMOS晶体管N6处于关断状态。进一步地，当解耦合读端口中的NMOS晶体管N6处于关断状态时，位线CLB和位线RBL处于隔离状态。当解耦合读端口中的NMOS晶体管N6处于开启状态时，位线CLB和位线RBL处于连接状态。
基于上述电路运行原理，本实施例将存储节点Q存储的数据当作执行布尔逻辑运算中的其中一个操作数。然后，通过特殊的编码规则，将字线RWL1和RWL2的不同电平状态的组合作为可以产生不同输出的另外一个操作数。而两个操作数间的布尔逻辑运算的结果则可以通过位线CBL和/或RBL的不同电平状态呈现出来。
为了便于描述，在后续分析不同的布尔逻辑运算的过程中，统一将存储节点Q中存储的数据称为第一操作数(OP1)，而将由RWL1和RWL2共同编码出的数据称为第二操作数(OP2)。
4、“与”运算
本实施例提供的同侧双位线的8T单元执行逻辑“与”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态。其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”。
(2)预充阶段：
将位线RBL预充至高电平。
(3)计算阶段：
先通过RWL2和RWL1输入第二操作数Q2。其中，当RWL1为高电平且RWL2为低电平时，表示Q2为“1”。当RWL1和RWL2均为高电平时，表示Q2为“0”。
然后，量化输出位线RBL的电平；当RBL保持高电平，表示“与”运算结果Z1为“0”；当RBL下降为低电平，表示“与”运算结果Z1为“1”。
本实施例的8T单元执行逻辑“与”运算时，当第一操作数为“1”时，即原始存储节点Q为高电平。此时，如果RWL1为高电平且RWL2为低电平时，即第二操作数为“1”，则N5和N6均保持导通状态，此时，RBL的位线电压会下降至低电平，表示运算结果为“1”，即实现如下运算：1AND 1＝1。
当第一操作数为“1”时，即原始存储节点Q为高电平。此时，如果RWL1和RWL2均为高电平时，即第二操作数为“0”，则解耦合读端口处于关闭状态；此时，RBL的位线电压仍会保持高电平，表示运算结果为“0”，即实现如下运算：1AND 0＝0。
当第一操作数为“0”时，即原始存储节点Q为低电平。此时，无论RWL1和RWL2处于何种电平状态，N5都会保持关断，此时，RBL的位线电压仍会保持高电平，表示运算结果为“0”。即实现如下运算：0AND 1＝0，以及0AND 0＝0。
至此，本实施例方案执行逻辑“与”运算的过程完全无误。逻辑“与”运算过程中的逻辑真值表统计如下：
表1：同侧双位线的8T单元执行“与”运算的逻辑真值表
5、“或”运算
本实施例提供的同侧双位线的8T单元执行逻辑“或”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态。其中，当Q为低电平时，表示Q1为“1”；当Q为高电平时，表示Q1为“0”。
(2)预充阶段：
将位线CBL和位线RBL预充至高电平。
(3)计算阶段：
先通过RWL2和RWL1输入第二操作数Q2。其中，当RWL1为高电平，RWL2为低电平时，表示Q2为“0”；当RWL1和RWL2均为高电平时，表示Q2为“1”。
然后，量化输出位线CBL的电平；当CBL保持高电平，表示“或”运算结果Z2为“1”；当CBL下降为低电平，表示“与”运算结果Z2为“0”。
本实施例的8T单元执行逻辑“或”运算时，当第一操作数为“0”时，即原始存储节点Q为高电平。此时，如果RWL1为高电平且RWL2为低电平时，即第二操作数为“0”，则N5和N6均保持导通状态，此时，CBL的位线电压会下降至低电平，表示运算结果为“0”，即实现如下运算：0OR0＝0。
当第一操作数为“0”时，即原始存储节点Q为高电平。此时，如果RWL1和RWL2均为高电平时，即第二操作数为“1”，则解耦合读端口处于关闭状态；此时，CBL的位线电压仍会保持高电平，表示运算结果为“1”，即实现如下运算：0OR1＝1。
当第一操作数为“1”时，即原始存储节点Q为低电平。此时，无论RWL1和RWL2处于何种电平状态，N5都会保持关断，此时，CBL的位线电压仍会保持高电平，表示运算结果为“1”。即实现如下运算：1OR0＝1，以及1OR1＝1。
至此，本实施例方案执行逻辑“或”运算的过程完全无误。逻辑“或”运算过程中的逻辑真值表统计如下：
表2：同侧双位线的8T单元执行“或”运算的逻辑真值表
6、“同或”运算
本实施例提供的同侧双位线的8T单元执行逻辑“同或”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态。其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”。
(2)预充阶段：
将位线RBL和位线CBL预充至高电平。
(3)计算阶段：
先通过RWL2和RWL1输入第二操作数Q2。其中，当RWL1为高电平，RWL2为低电平时，表示Q2为“0”；当RWL1和RWL2均为高电平时，表示Q2为“1”。
然后，量化输出位线RBL的电平和位线CBL的电平；当RBL保持高电平且当CBL保持高电平，则计算结果Z1为“0”和计算结果Z2为“1”，表示“同或”运算结果Z3为“1”；当RBL下降为低电平且当CBL保持低电平，则计算结果Z1为“1”和计算结果Z2为“0”，表示“同或”运算结果Z3为“0”。
本实施例的8T单元执行逻辑“同或”运算时，当第一操作数为“1”时，即原始存储节点Q为高电平。此时，如果RWL1为高电平且RWL2为低电平时，即第二操作数为“0”，则N5和N6均保持导通状态，此时，RBL的位线电压和CBL的位线电压会下降至低电平，计算结果Z1为“1”和计算结果Z2为“0”，表示“同或”运算结果Z3为“0”，即实现如下运算：1XNOR0＝0。
当第一操作数为“1”时，即原始存储节点Q为高电平。此时，如果RWL1和RWL2均为高电平时，即第二操作数为“1”，则解耦合读端口处于关闭状态；此时，RBL的位线电压和CBL的位线电压均保持高电平，则计算结果Z1为“0”和计算结果Z2为“1”，表示“同或”运算结果为“1”，即实现如下运算：1XNOR1＝1。
当第一操作数为“0”时，即原始存储节点Q为低电平。此时，如果RWL1为高电平且RWL2为低电平时，即第二操作数为“0”，则解耦合读端口处于关闭状态；此时，RBL的位线电压和CBL的位线电压均保持高电平，则计算结果Z1为“0”和计算结果Z2为“1”，表示“同或”运算结果为“1”，即实现如下运算：0XNOR0＝1。
其中，当第一操作数为“0”，第二操作数为“1”，定义为无效状态。至此，本实施例方案执行逻辑“同或”运算过程中的逻辑真值表统计如下：
表3：同侧双位线的8T单元执行“同或”运算的逻辑真值表
综上所述，本实施例提供的同侧双位线的8T单元可以通过特殊的电路结构设计结合字线信号RWL1和RWL2的特殊编码，单独或并行实现布尔逻辑运算中的“与”、“或”、“同或”三类逻辑运算操作。相比于传统的解耦合8T SRAM单元电路单一的布尔逻辑运算功能，本实施例的同侧双位线的8T单元，可以实现布尔逻辑运算功能更加丰富，并支持在同一电路中对不同类型的布尔逻辑运算进行并行处理，逻辑运算性能更加强大。
实施例2
本实施例提供一种量化电路，该量化电路主要是针对实施例1中同侧双位线的8T单元设计的。主要解决的就是如何针对位线RBL和CBL的电平状态进行模数转换，进而输出对应的“与”运算、“或”运算，以及“同或”运算的运算结果的相关问题。
本实施例设计出的量化电路的结构设计非常巧妙，仅利用三个灵敏放大器SA1、SA2和SA3就完成了三类运算的同步输出。具体地，如图2所示，该型量化电路的电路连接关系如下：
SA1的正输入端口接一个常为高电平状态的参考电压VREF1，SA1的负输入端口接位线RBL，SA1的输出端Z1用于输出逻辑“与”运算的运算结果。SA2的负输入端口接一个常为高电平状态的参考电压VREF2，SA2的正输入端口接位线CBL，SA2的输出端Z2用于输出逻辑“或”运算的运算结果。SA3的负输入端口接SA1的输出端Z1，SA3的正输入端口接SA2的输出端Z2，SA3的输出端Z3用于输出逻辑“同或”运算的运算结果。本实施例中，电源电源为1.2V时，参考电压VREF1和参考电压VREF2均设置为1V。
需要特别说明的是：本实施例的量化电路中的Z1和Z2的输出均可以分为两路，一路直接输出，另一路作为SA3的输入。这样可以根据需要实现利用SA1、SA2、SA3对不同类型的逻辑运算的结果进行的单独输出，或对不同类型逻辑运算进行并行处理并同步输出地目的。
实施例3
结合实施例1和2中的方案，本实施例进一步提供了一种逻辑运算电路，其用于单独或并行实现“与”、“或”、“同或”中的任意一种或多种布尔逻辑运算操作。
该逻辑运算电路包括运算部分和运算输出部分。其中，运算部分包括至少一个如实施例1中的同侧双位线的8T单元。如图3所示，当8T单元超过1个时，各个8T单元按列排列，并连接在同一组位线BL、BLB、RBL和CBL上，且各行的8T单元分别连接有一组独立的字线WL、RWL1和RWL2。
运算输出部分采用实施例2中提供的量化电路的方案。量化电路包括两个输入端和三个输出端，两个输入端分别连接在运算部分的位线RBL和CBL上，三个输出端分别作为“与”、“或”、“同或”逻辑运算的运算输出端口。
应用该电路执行逻辑运算时，主要包括如下步骤：
(1)选定预存有第一操作数的8T单元，或向指定的8T单元预存对应的第二操作数。
(2)将位线RBL和CBL预充到高电平，然后通过字线RWL1和RWL2向8T单元输入经过编码的第二操作数。
(3)通过量化电路对位线RBL和CBL的位线电压进行采样，并完成模式转换，输出对应的“与”、“或”、“同或”逻辑运算的运算结果。
考虑到本实施例提供的逻辑运算电路在执行运算操作时第二操作数的编码规则较为复杂，且在不同类型运算过程中，同一个两位二进制编码对应的第二操作数的“数值”实际上存在差异，因此本实施例针对该型逻辑运算电路设计了一款专用的编码电路。
如图4所示，该编码电路主要用来配合前述的逻辑运算电路使用，编码电路作为向逻辑运算电路输入“与”、“或”、“同或”逻辑运算中所需第二操作数的前置电路。本实施例提供的编码电路中至少包括三种编码单元，分别为：与编码单元，或编码单元、同或编码单元。每种编码单元均包括一个输入端和两个输出端，编码单元的输入端用于接收逻辑运算的第二操作数，编码单元的输出端用于按照预设的编码规则，根据输入的第二操作数向8T单元的字线RWL1和RWL2分别输入对应的控制信号。
其中，与编码单元的编码规则为：(1)当输入的操作数为“1”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平。(2)当输入的操作数为“0”时，输出到RWL1和RWL2的控制信号均为高电平。
或编码单元的编码规则为：(1)当输入的操作数为“0”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平。(2)当输入的操作数为“1”时，输出到RWL1和RWL2的控制信号均为高电平。
同或编码单元的编码规则为：(1)当输入的操作数为“0”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平。(2)当输入的操作数为“1”时，输出到RWL1和RWL2的控制信号均为高电平。
实施例4
在前述各实施例的基础上，本实施例进一步提供了一种基于同侧双位线的8T单元的存算电路，其为具有常规的SRAM存储功能和复杂的布尔逻辑运算功能的大规模集成电路。集成电路包括由同侧双位线的8T单元构成的核心存算阵列，以及相关的各类***电路。
如图5所示，按照功能模块划分，本实施例提供的存算电路包括：存算阵列、字线组、位线组、字线驱动器、预充电路、时序控制模块、模式切换电路、编码电路，以及量化输出电路。
其中，存算阵列由N×M个前述的同侧双位线的8T单元按N行M列的阵列方式排布而成。字线组包括三类字线WL、RWL1和RWL2，每类字线的数量为N条。存算阵列中同一行的各个8T单元连接在同一组字线WL、RWL1和RWL2上。其中，字线WL用于在数据存储或逻辑运算过程控制传输管N3、N4的开关。而RWL1和RWL2则作为执行逻辑运算任务过程中第二操作数的输入端口。
位线组包括四类位线BL、BLB、RBL和CBL，各条位线的数量为M条。存算阵列中同列的所有8T单元均连接在同一组位线BL、BLB、RBL和CBL上。四类位线中，BL和BLB用于对存储节点Q、QB中的存储数据进行读写操作，RBL和CBL用于输出各类布尔逻辑运算的运算结果对应的模拟信号。
字线驱动器用于控制各条字线WL、RWL1和RWL2的开启。预充电路用于在执行数据存储或逻辑运算的不同阶段对指定的位线进行预充操作。时序控制模块用于生成执行数据读写保持操作或逻辑运算操作所需的各个时钟信号。
模式切换电路用于切换存算电路的工作模式，存算电路的工作模式包括数据存储模式和逻辑运算模式。逻辑运算模式分为“与”运算模式、“或”运算模式、“同或”运算模式三类。
编码电路采用前述的方案。编码电路在逻辑运算模式下根据所需完成运算的操作数向字线RWL1和RWL2输出对应控制信号。
量化输出电路包括数据读部分和运算输出部分。数据读部分连接在位线BL和BLB上，用于根据BL和BLB的电平状态输出各存储节点的存储数据。运算输出部分采用如实施例2的量化电路，并连接在位线RBL和CBL上。运算输出部分用于将位线RBL和/或CBL的位线电压转换为的布尔逻辑运算的运算结果对应的数字量。
此外，需要特别说明的是：在实际应用中，本实施例中同侧双位线的8T单元的存算电路还可以封装成一种基于9T1C-SRAM的CIM芯片，并作为芯片生成和对外出售。
仿真实验
为了验证本发明提供的方案的有效性，本实验对实施例4中的集成电路设计方案进行仿真。仿真条件为：工艺库采用中芯国际65纳米工艺；Corner：TT；Temperature：27℃；VDD：1.2；仿真单元阵列大小为32X1。仿真过程分别对“与”操作、“或”操作、“同或”操作进行功能验证，验证过程的时序波形图如图6所示。
通过图6中的信号可以得出：本实施例设计的电路先后完成了布尔逻辑运算中的“与”、“或”、“同或”操作，相对与现有的各类方案，本实施例提供的基于同侧双位线的8T单元的存算电路可以实现多种布尔逻辑运算功能，性能更加强大。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种同侧双位线的8T单元，其特征在于：其作为SRAM电路的基本功能单元，并具有数据读写保持功能和布尔逻辑运算功能，所述8T单元支持“与”、“或”、“同或”三类布尔逻辑运算的单独或并行操作；所述8T单元由2个PMOS管P1～P2，6个NMOS管N1～N6构成，电路连接关系如下：
P1、P2的源极接电源VDD；P1、N1、N3的漏极与P2、N2的栅级电连接，并作为存储节点Q；P2、N2、N4的漏级与P1、N1、N5的栅极电连接，并作为反相存储节点QB；N1、N2的源极接地GND；N3、N4的栅极接字线WL；N3的源极接位线BL；N4的源极接位线BLB；N5的漏极与N6的源极相连并接位线CBL；N6的漏极接位线RBL；N6的栅极接字线RWL1；N5的源极接字线RWL2；
其中，字线RWL1和RWL2共同用于输入布尔逻辑运算所需的其中一个操作数，位线RBL且/或CBL用于输出对应的运算结果。
2.如权利要求1所述的同侧双位线的8T单元，其特征在于：在所述8T单元中，
P1、P2、N1～N4构成的6T单元作为执行数据读写保持功能的基本单元；P1、P2、N1～N6构成的8T单元共同作为执行布尔逻辑运算操作的基本单元，其中，N5和N6构成执行布尔逻辑运算操作的解耦合读端口；在布尔逻辑运算操作中，将存储节点Q中预存的数据作为其中一个操作数；对输入到字线RWL1和RWL2上电平状态表征的两位二进制数进行编码，构成另一个操作数；最后，通过CBL的位线电压来表征“或”操作的运算结果；通过RBL的位线电压来表征“或”操作的运算结果；通过CBL与RBL二者共同的位线电压来表征“同或”操作的运算结果。
3.如权利要求2所述的同侧双位线的8T单元，其特征在于：所述8T单元执行逻辑“与”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态；其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”；
(2)预充阶段：
将位线RBL预充至高电平；
(3)计算阶段：
通过RWL2和RWL1输入第二操作数Q2；其中，当RWL1为高电平且RWL2为低电平时，表示Q2为“1”；当RWL1和RWL2均为高电平时，表示Q2为“0”；然后，量化输出位线RBL的电平；当RBL保持高电平，表示“与”运算结果Z1为“0”；当RBL下降为低电平，表示“与”运算结果Z1为“1”。
4.如权利要求2所述的同侧双位线的8T单元，其特征在于：所述8T单元执行逻辑“或”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态；其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”；
(2)预充阶段：
将位线RBL预充至高电平；
(3)计算阶段：
通过RWL2和RWL1输入第二操作数Q2；其中，当RWL1为低电平且RWL2为高电平时，表示Q2为“0”；当RWL1和RWL2均为低电平时，表示Q2为“1”；然后，量化输出位线CBL的电平；当CBL保持高电平，表示“或”运算结果Z2为“0”；当CBL下降为低电平，表示“与”运算结果Z2为“1”。
5.如权利要求2所述的同侧双位线的8T单元，其特征在于：所述8T单元执行逻辑“同或”运算的操作策略如下：
(1)预存阶段：
在数据写模式下向存储节点Q中写入第一操作数Q1，然后将位线BL、BLB置为高电平，WL置为低电平，切换回数据保持状态；其中，当Q为高电平时，表示Q1为“1”；当Q为低电平时，表示Q1为“0”；
(2)预充阶段：
将位线RBL预充至高电平；
(3)计算阶段：
通过RWL2和RWL1输入第二操作数Q2；其中，当RWL1为高电平且RWL2为低电平时，表示Q2为“1”；当RWL1和RWL2均为高电平时，表示Q2为“0”；然后，通过量化输出位线RBL与CBL的电平；当RBL和CBL同为低电平，表示“同或”运算结果Z3为“0”；当RBL和CBL同为高电平，表示“同或”运算结果Z3为“1”。
6.一种量化电路，其应用于如权利要求1-5中任意一项所述同侧双位线的8T单元中，进而根据位线RBL和/或CBL的位线电压同步输出“与”、“或”、“同或”中的任意一种或多种逻辑运算操作对应的运算结果；其特征在于：
所述量化电路包括三个灵敏放大器SA1、SA2和SA3；SA1的正输入端口接一个常为高电平状态的参考电压VREF1，SA1的负输入端口接位线RBL，SA1的输出端Z1用于输出逻辑“与”运算的运算结果；SA2的负输入端口接一个常为高电平状态的参考电压VREF2，SA2的正输入端口接位线CBL，SA2的输出端Z2用于输出逻辑“或”运算的运算结果；SA3的负输入端口接SA1的输出端Z1，SA3的正输入端口接SA2的输出端Z2，SA3的输出端Z3用于输出逻辑“同或”运算的运算结果。
7.一种逻辑运算电路，其特征在于，其用于单独或并行实现“与”、“或”、“同或”中的任意一种或多种布尔逻辑运算操作；所述逻辑运算电路包括：
运算部分，其包括至少一个如权利要求如权利要求1-5中任意一项所述同侧双位线的8T单元；当8T单元超过1个时，各个8T单元按列排列，并连接在同一组位线BL、BLB、RBL和CBL上，且各行的8T单元分别连接有一组独立的字线WL、RWL1和RWL2；
运算输出部分，其采用如权利要求6所述的量化电路；所述量化电路包括两个输入端和三个输出端，两个输入端分别连接在运算部分的位线RBL和CBL上，三个输出端分别作为“与”、“或”、“同或”逻辑运算的运算输出端口。
8.一种编码电路，其特征在于，其应用于如权利要求7所述的逻辑运算电路中，所述编码电路作为向所述逻辑运算电路输入“与”、“或”、“同或”逻辑运算中所需操作数的前置电路；所述编码电路中至少包括三种编码单元，分别为：与编码单元，或编码单元、同或编码单元：每种编码单元均包括一个输入端和两个输出端，所述编码单元的输入端用于接收逻辑运算的其中一个操作数，所述编码单元的输出端用于按照预设的编码规则，根据输入的操作数向所述8T单元的字线RWL1和RWL2输入对应的控制信号；
所述与编码单元的编码规则为：(1)当输入的操作数为“1”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平；(2)当输入的操作数为“0”时，输出到RWL1和RWL2的控制信号均为高电平；
所述或编码单元的编码规则为：(1)当输入的操作数为“0”时，输出到RWL1的控制信号为低电平，输出到RWL2的控制信号为高电平；(2)当输入的操作数为“1”时，输出到RWL1和RWL2的控制信号均为低电平；
所述同或编码单元的编码规则为：(1)当输入的操作数为“1”时，输出到RWL1的控制信号为高电平，输出到RWL2的控制信号为低电平；(2)当输入的操作数为“0”时，输出到RWL1和RWL2的控制信号均为低电平。
9.一种基于同侧双位线的8T单元的存算电路，其特征在于：其为具有常规的SRAM存储功能和复杂的布尔逻辑运算功能的大规模集成电路；所述存算电路包括：
存算阵列，其由N×M个如权利要求1所述的同侧双位线的8T单元按N行M列的阵列方式排布而成；
字线组，其包括三类字线WL、RWL1和RWL2，每类字线的数量为N条；所述存算阵列中同一行的各个8T单元连接在同一组字线WL、RWL1和RWL2上；
位线组，其包括四类位线BL、BLB、RBL和CBL，各条位线的数量为M条；所述存算阵列中同列的所有8T单元均连接在同一组位线BL、BLB、RBL和CBL上；
字线驱动器，其用于控制各条字线WL、RWL1和RWL2的开启；
预充电路，其用于在执行数据存储或逻辑运算的不同阶段对指定的位线进行预充操作；
时序控制模块，其用于生成执行数据读写保持操作或逻辑运算操作所需的各个时钟信号；
模式切换电路，其用于切换所述存算电路的工作模式，所述存算电路的工作模式包括数据存储模式和逻辑运算模式；所述逻辑运算模式分为“与”运算模式、“或”运算模式、“同或”运算模式三类；
编码电路，其采用如权利要求8所述的编码电路；所述编码电路在逻辑运算模式下根据所需完成运算的操作数向字线RWL1和RWL2输出对应控制信号；以及
量化输出电路，其包括数据读部分和运算输出部分；所述数据读部分连接在位线BL和BLB上，用于根据BL和BLB的电平状态输出各存储节点的存储数据；所述运算输出部分采用如权利要求6所述的量化电路，并连接在位线RBL和CBL上；所述运算输出部分用于根据位线RBL和/或CBL的位线电压输出对应的布尔逻辑运算的运算结果。
10.一种CIM芯片，其特征在于：其由如权利要求9所述的基于同侧双位线的8T单元的存算电路封装而成。
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| CN202310345783.6A CN116364137A (zh) | 2023-04-03 | 2023-04-03 | 一种同侧双位线的8t单元、逻辑运算电路及cim芯片 |
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Cited By (2)
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Cited By (4)
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|---|---|---|---|---|
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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