CN113904970B - 一种半导体测试设备的传输***及方法 - Google Patents
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Abstract
本申请公开了一种半导体测试设备的传输***及方法，涉及自动测试设备ATE数据传输的技术领域，传输***包括通信板和该通信板上游的PCIe光纤板卡、下游的多个背板；通信板上集成设有多个不同的通信模块，不同的通信模块均具有多个测试通道且支持不同的最大带宽，且各个通信模块独立通信或在板上互联通信；同时，PCIe光纤板卡与择一的通信模块相连，各个背板与择一的通信模块中的各个测试通道相连且带宽匹配；若选择的通信模块为一个，则该通信模块独立通信；若选择的通信模块为两个，则该两个通信模块互联通信。本申请提供一种半导体测试设备的传输***及方法，以解决相关技术中ATE设备的***框架的传输能力单一，无法满足不同的传输带宽的技术问题。
Description
技术领域
本申请涉及自动测试设备ATE数据传输的技术领域，特别涉及一种半导体测试设备的传输***及方法。
背景技术
随着芯片技术的不断发展与提升，自动测试设备ATE（Automatic TestEquipment）测试芯片的能力也需要提升。一般来说，ATE设备的***架构、传输带宽等由于测试对象的不同也存在着较大的差异。
现阶段，ATE设备在高速传输方面的需求在不断加大，然而，常规的ATE设备的***框架主要有PC端和ATE设备主机。
若PC端与ATE设备主机采用PCI总线，普通的PCI总线的带宽约为132MB/s(时钟为33MHz时)或者264MB/s（时钟为66MHz时），那么在一些数据量较大的场景下是难以满足带宽要求的，其传输能力也受限较低。
若PC端与ATE设备主机二者之间有一定的距离，单独使用并行线缆作为连接桥梁，还会因长距离的并行总线的抗干扰能力较弱而导致产生数据误码的可能，进而造成测试的不准确。
可见，目前的ATE设备的***框架的传输能力是局限的，在测试准确性或者是满足不同的传输带宽均存在着一定的缺陷。如何设计一款新的ATE设备的***框架，能够满足不同的传输带宽以应对未来芯片测试的多功能、多测试通道等多方面的测试需求。
发明内容
本申请实施例提供一种半导体测试设备的传输***及方法，以解决相关技术中ATE设备的***框架的传输能力局限，无法满足不同的传输带宽和高速传输的技术问题。
第一方面，提供了一种半导体测试设备的传输***，包括通信板和该通信板上游的PCIe光纤板卡、下游的多个背板；
所述通信板上集成设有多个不同的通信模块，不同的通信模块均具有多个测试通道且支持不同的最大带宽，且各个通信模块独立通信或在板上互联通信；
同时，所述PCIe光纤板卡与择一的通信模块相连，各个背板与择一的通信模块中的各个测试通道相连且带宽匹配，以分发较大带宽数据给各个背板或汇聚各个背板上的较小带宽数据；其中，
若选择的通信模块为一个，则该通信模块独立通信；
若选择的通信模块为两个，则该两个通信模块互联通信。
一些实施例中，若所述PCIe光纤板卡具有高速接口，则一个通信模块为光通信模块，该通信模块支持高速串行传输；和/或
若所述PCIe光纤板卡具有并行接口，则一个通信模块为LVDS通信模块，则该通信模块支持并行传输。
一些实施例中，若所述背板具有高速接口，则所有的背板的高速接口均被配置为与所述光通信模块相连；
若所述背板具有并行接口，则所有的背板的并行接口均被配置为与所述LVDS通信模块相连。
一些实施例中，所述光通信模块上还集成有可供移植操作***的ARM核。
一些实施例中，所述PCIe光纤板卡插在PC端的PCI-E X8插槽中，且所述通信板设于ATE设备主机上。
一些实施例中，所述PC端在开机过程中，通过PCIe驱动，根据PCIe总线编号、设备名以及功能号在运行的处理器***中迭代读取所有PCIe光纤板卡的配置空间，所述配置空间位于PCIe光纤板卡的XDMA核；将配置空间中Vendor ID字段和Device ID字段与需要查找的PCIe光纤板卡的Vendor ID和Device ID进行比较，如果相等，则查找成功；查找成功后，初始化查找到的PCIe光纤板卡的基础地址寄存器空间；初始化完成后，进行数据传输。
一些实施例中，所述通信模块以FPGA芯片为核心；和/或所述背板也以FPGA芯片为核心。
一些实施例中，所述背板上插设有多个功能板卡，所述功能板卡通过标准LVDS接口与所述背板通信相连。
一些实施例中，所述通信板上还集成有***电源和时钟发生器；和/或
所述通信板上还集成有***监控和电源控制模块，该***监控和电源控制模块被配置为监控ATE设备主机的运行状况和控制***电源。
第二方面，还提供了一种如上述的半导体测试设备的传输***的传输方法，包括以下步骤：
根据测试需求，择一通信模块与下游的部分或全部背板适配相连，择一通信模块与上游的PCIe光纤板卡适配相连；
若选择的通信模块为一个，则该通信模块独立通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡；
若选择的通信模块为两个，则该两个通信模块互联通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡。
本申请提供的技术方案带来的有益效果包括：
在通信板上模块化设置不同的通信模块使得通信板能够进行传输数据的分发和汇聚以兼顾不同通信模块的不同传输带宽，还能够根据数据传输的需求选择性地使用单个或多个通信模块进行通信连接使得通信板能够兼顾上下游通信方式的差异性，满足不同的传输带宽需求和克服ATE设备的测试能力局限性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种半导体测试设备的传输***的结构框图之一；
图2为本申请实施例提供的一种半导体测试设备的传输***的结构框图之二；
图3为通信板的具体架构示意图；
图4为背板与功能板卡的连接架构示意图；
图5为PCIe光纤板卡的架构示意图；
图6为PCIe光纤板卡的FPGA芯片的逻辑原理框图；
图7为基于RTX实时***的PCIe驱动的框架示意图；
图8为一实施例中计算机进行DMA读写的流程图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
本申请实施例提供了一种半导体测试设备的传输***，在通信板上模块化设置不同的通信模块使得通信板能够进行传输数据的分发和汇聚以兼顾不同通信模块的不同传输带宽，还能够根据数据传输的需求选择性地使用单个或多个通信模块进行通信连接使得通信板能够兼顾上下游通信方式的差异性，满足不同的传输带宽需求和克服ATE设备的测试能力局限性。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
如图1所示，本申请实施例提供一种半导体测试设备的传输***，包括通信板和该通信板上游的PCIe光纤板卡、下游的多个背板；
所述通信板上集成设有多个不同的通信模块，不同的通信模块均具有多个测试通道且支持不同的最大带宽，且各个通信模块独立通信或在板上互联通信；
同时，所述PCIe光纤板卡与择一的通信模块相连，各个背板与择一的通信模块中的各个测试通道相连且带宽匹配，以分发较大带宽数据给各个背板或汇聚各个背板上的较小带宽数据；其中，
若选择的通信模块为一个，则该通信模块独立通信；
若选择的通信模块为两个，则该两个通信模块互联通信。
本申请实施例提供的半导体测试设备的传输***，根据实际的测试需求，择一通信模块与下游的支持较低带宽的部分或全部背板适配相连，择一通信模块与上游的支持较高带宽的PCIe光纤板卡适配相连；若选择的通信模块为一个，则该通信模块独立通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡器件；若选择的通信模块为两个，则该两个通信模块互联通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡。
设定不同的通信模块为通信方式不同的第一通信模块和第二通信模块，背板有第一背板和第二背板。第一通信模块能够与第一背板、第二背板都通信连接，第二通信模块也能够与第一背板、第二背板都通信连，可以看出，每个背板也都是能够与所有的通信模块进行通信连接的。
值得注意的是，通信板下游的单个背板的数据传输能力是受限的，当提高数据传输能力时，若提高单个板卡的数据传输能力造价高昂且研发难度高，而在每个通信模块中都设置多个测试通道以适配于常规的背板带宽，既能够是的通信板上的高带宽不浪费，也能够满足多个支持较低带宽的背板同时进行测试。
值得注意的是，背板与通信模块是通过相同的通信接口实现通信连接的。
一个具体的实施例中，所述通信模块具有四个测试通道，每个测试通道均由一个通信接口跟背板上相应的接口对接。
优选地，若所述PCIe光纤板卡具有高速接口，则一个通信模块为光通信模块，该通信模块支持高速串行传输；和/或
若所述PCIe光纤板卡具有并行接口，则一个通信模块为LVDS通信模块，则该通信模块支持并行传输。
进一步地，所述通信模块以FPGA芯片为核心；和/或所述背板也以FPGA芯片为核心。选用传输能力更强的FPGA芯片，速率还有很大的提升，其中的FPGA控制逻辑基本上做很小的修正即可实现速率提升，使得本申请实施例具备很强的可塑性。
所述通信板上集成有光通信模块和LVDS通信模块，其中，光通信模块、LVDS通信模块都能够与上下游的器件进行通信。在本实施例中，光通信模块的四个测试通道各通过高速接口与四个背板一一连接，采用FPGA芯片，该芯片的Tranceiver速率最低为12.5Gbps/Lane。
或者是LVDS通信模块的四个测试通道各通过并行接口与四个背板一一连接，实现LVDS通信模块与背板通过LVDS技术进行通信，采用FPGA芯，该芯片的Tranceiver速率最低为12.5Gbps/Lane 。
进一步地，若所述背板具有高速接口，则所有的背板的高速接口均被配置为与所述光通信模块相连；
若所述背板具有并行接口，则所有的背板的并行接口均被配置为与所述LVDS通信模块相连。
如图2和3所示， 具体地，所述PCIe光纤板卡插在PC端的PCI-E X8插槽中，且所述通信板设于ATE设备主机上。
在本实施例中，通信板位于ATE设备主机上，连接上游的PCIe光纤板卡和下游的四块背板，其中PCIe光纤板卡在PC端。PCIe光纤板卡为PCIe3.0光纤卡，该PCIe3.0光纤卡的对外接口为光纤接口QSFP+，也就是高速接口，该光纤接口支持40Gbps带宽，使用数据传输速率与之相匹配的光纤连到光通信模块的光纤接口QSFP+上进行物理互联。
若光通信模块连接上游的PCIe光纤板卡的高速接口，连接下游的四个背板的高速接口，且LVDS通信模块处于空置状态，则所述光通信模块将40Gbps的光线数据分发给四块背板，一块背板与通信板的速率可达10Gbps，同时也能汇聚四块背板上的数据并经由光纤回传至PCIe光纤板卡中以供PC端的获取。可以看出，整个传输***的最大传输带宽为并行的四路10Gbps，总带宽为40Gbps。
而所述PCIe光纤板卡的并行接口与LVDS通信模块相连，LVDS通信模块与背板的并行接口相连，其传输原理与光通信模块单独通信相似，在此不再详细赘述。
值得注意的是，PC端与ATE设备主机的距离可能很近，也可能很远，若为远距离传输，则优选采用PCIe光纤板卡的高速接口进行数据传输，避免线缆连接在远距离数据传输中的抗干扰能力差的问题，保证数据传输的质量；若为近距离传输，在带宽满足测试需求的前提下，优先采用PCIe光纤板卡的并行接口进行传输，能够降低测试成本。
当然，通信板中的LVDS通信模块除了与PCIe光纤板卡连接外，还可以与其他的上游器件相连，比如旧版的PCI总线也能够适用，使得传输***具备更为普适的能力。
从上述的描述中，可以看到通信板上游的PCIe光纤板卡有高速接口和并行接口，下游的背板也有高速接口和并行接口，若上下游的接口不同，则通信板上的光通信模块还与LVDS通信模块互联通信，比如一传输路径为：PCIe光纤板卡的高速接口-光通信模块-LVDS通信模块-背板。
优选地，所述光通信模块上还集成有可供移植操作***的ARM核。所述ARM核在移植操作***之后，能够在通信板上进行板级的在线数据处理，以将处理后的数据传送给PC端，能够减小数据的传输，避免传输失真。
如图4所示，进一步地，所述背板上插设有多个功能板卡，所述功能板卡通过标准LVDS接口与所述背板通信相连。
在本实施例中，一块背板上可供不同功能的功能板卡***，且功能板卡与背板的通信采用1Gbps的LVDS通信技术，使得背板能够与更多的功能板卡进行交互，加快传输***的功能升级。
一个具体实施例中，背板采用FPGA芯片作为控制核心，具备Hspeed Conn接口和LVDS Conn接口，其中Hspeed Conn接口的速率可达10Gbps，LVDS Conn接口可达8Gbps，如需要使用时，两种接口择一选择即可。其中，背板上的板载时钟Clock Generator除了为该板上FPGA芯片提供必要的工作时钟外，还为每个功能板提供同步时钟。
可以看出，通信板上的各个通信模块采用模块化的设计，根据上下游的板卡灵活配置，实现兼容旧版的板卡，节约测试成本；采用FPGA为控制核心，使得传输***在设计上具有高匹配性和设计上的一致性，能够有效减少开发时间。同时，通信模块上的测试通道在实际使用中可以根据实际需要的测试通道选择连接的背板数量，以增加不同的功能板卡，实现ATE设备的测试能力灵活配置。
下面就PCIe光纤板卡的工作原理进行详细地介绍。
如图5所示，PCIe光纤板卡通道类型为PCI-E X8，以FPGA芯片为核心，FPGA芯片端外扩高速接口（即图5中的光纤接口QSFP+）和并行接口（即图5中的Local Bus CN），且外接内存（即图5中的DDR4），用于数据缓存，其中并行接口通过隔离芯片与FPGA的ProgramLogic部分相连，很好的保护了FPGA芯片以及完成了电平的转换。
其中，FPGA芯片内集成了PCIe硬核，其开发软件中带有多种PCIe的IP实现方法，此处采用的是XDMA核来实现PCIe协议和DMA传输。即FPGA芯片通过XDMA核实现PCIe协议和DMA传输，XDMA核包括M_AXI接口和M-AXI-Lite接口，M_AXI接口用于传输DMA数据，M-AXI-Lite接口用于访问寄存器数据。
参照图6，XDMA核的用户接口分为M_AXI接口和M-AXI-Lite接口，其中前者是传输DMA数据，后者是访问寄存器数据。寄存器数据都是通过Register BRAM进行缓存，并且与后继逻辑做数据交换，另外，后续逻辑的一些控制指令也是通过寄存器数据产生。
为了充分利用串行数据传输的高速率和并行数据传输的低延时的优点，所述FPGA芯片通过寄存器切换通信链路连接高速接口或并行接口，以实现高速串行传输或者是并行传输。
当连接高速接口时，DMA数据先进入内存中缓存，寄存器数据在Register BRAM中缓存，通过高速传输控制机制，选择DMA数据或寄存器读写数据进行数据处理。
本实施例中，当连接光纤接口QSFP+时，为了保证PCIe DMA数据与光纤接口QSFP+的数据速率匹配，DMA数据会先进入DDR4中缓存，寄存器数据则会在Register BRAM中缓存，通过High Speed Transmission Controller的控制机制，选择DMA数据或寄存器读写数据进行与Data Process处理，Data Process的处理就是按照自定义的数据结构进行组包和解包处理，以Aurora传输协议，最后从光纤接口QSFP+出。
当连接并行接口时，通过并行传输控制机制，选择DMA数据或寄存器读写数据进行数据处理。
本实施例中，在连接并行接口Local Bus CN时，通过Local Bus TransmissionController的控制机制，选择DMA数据或寄存器读写数据进行与Data Process。DataProcess的处理就是并行传输接口将传输的数据、控制信号转换成具有Local Bus的并行接口。Local Bus接口由32位数据线，24位地址线和必要的控制线构成。
优选地PC端在计算机开机过程中，通过PCIe驱动，根据PCIe总线编号、设备名以及功能号在运行的处理器***中迭代读取所有PCIe光纤板卡的配置空间，所述配置空间位于PCIe光纤板卡的XDMA核；将配置空间中Vendor ID字段和Device ID字段与需要查找的PCIe光纤板卡的Vendor ID和Device ID进行比较，如果相等，则查找成功；查找成功后，初始化查找到的PCIe光纤板卡的基础地址寄存器空间；初始化完成后，进行数据传输。
本实施例中，计算机通过基于RTX实时***的PCIe驱动控制基于FPGA的PCIe光纤板卡。计算机***为Windows，由于Windows是非实时***，基于RTX实时***的PCIe驱动实现，首先要做的是可将Windows改造成一个确定响应的硬实时操作***。Ardence公司研发的基于Windows的RTX实时扩展子***是首选，主要原因是 RTX与Windows操作***无缝兼容，可以利用Windows***的各种优势，包括大量标准的API函数、高效的内存管理机制以及各种Windows下的通用资源。作为一个完全的Windows扩展***，RTX并不对Windows***架构作任何封装和修改。与基于Windows的PCIe驱动相比较，由于使用RTX提供的API函数，基于RTX的PCIe驱动实现过程就显得简单明了。基于RTX实时***的PCIe驱动的框架示意图如图7所示。首先查找PCIe光纤板卡，查找成功后，初始化查找到的PCIe光纤板卡的基础地址寄存器空间，初始化完成后，进行数据传输。若查找PCIe光纤板卡失败，则退出；若初始化失败，则退出。
查找PCIe光纤板卡的具体实现就是根据PCIe总线编号和设备名以及功能号在运行的处理器***中迭代读取所有PCIe光纤板卡的配置空间，将配置空间中Vendor ID字段和Device ID字段与需要查找的PCIe光纤板卡的Vendor ID和Device ID进行比较，如果相等则存在，否则查找失败，退出程序。
由于PCIe光纤板卡的FPGA在配置XDMA IP核时，可以更改PCIe设备的Vendor ID字段和Device ID字段，当出现多个PCI设备的Vendor ID字段和Device ID字段一致时，查找失败。
其中，所述初始化查找到的PCIe光纤板卡的基础地址寄存器空间的步骤包括：
分配PCIe光纤板卡的基础地址寄存器在PCIe总线域的地址空间。
本实施例中，在PCIe光纤板卡进行数据传输之前，***软件需要初始化PCIe光纤板卡的BAR0-5寄存器。***软件对PCIe总线进行遍历时，完成这些寄存器的初始化，即分配这些设备在PCIe总线域的地址空间。当这些寄存器初始化完毕后，PCIe光纤板卡就可以使用PCIe总线地址进行数据传递。
PCIe光纤板卡中的BAR（base address register，基础地址寄存器）中的地址都是PCIe总线地址，而这些地址在处理器***的存储器域中具有映像，如果一个PCIe光纤板卡的BAR空间在存储器域中没有映像，处理器将不能够访问该PCIe光纤板卡的BAR空间。
处理器通过HOST主桥将PCIe总线域与存储器域隔离。当处理器访问PCIe光纤板卡的地址控件时，需要先访问该设备在存储器域中的地址空间，并通过HOST主桥将这个存储器域的地址空间转换为PCIe总线域的地址空间之后，在使用PCIe总线事务将数据发送到指定的PCIe光纤板卡中。
首先将BAR空间的地址转化为CPU可以直接访问的物理地址，然后再把转化后的物理地址映射到应用程序可以访问的虚拟地址，映射到虚拟地址空间后，用户才能正常读写PCIe光纤板卡的内存空间或者I/O空间。
若通过并行接口与通信板相连，则所述进行数据传输的步骤包括：
计算机访问PCIe光纤板卡的XDMA核的M-AXI-Lite接口用户寄存器，然后通过并行接口，访问LVDS通信模块。
本实施例中，计算机中的应用程序通过基于RTX的PCIe驱动，访问板卡中XDMA的M-AXI-Lite接口用户寄存器，在软件部分做到实时，然后通过Local Bus并行接口，访问LVDS通信模块，在硬件上做到低延时，这样保证整个传输链路的实时性。
若通过高速接口与通信板相连，则所述进行数据传输的步骤包括：
计算机选择PCIe光纤板卡的传输接口为高速接口，申请一段连续的内存空间，用于DMA数据传输；根据描述符的大小创建一段连续的内存空间，写入描述符基地址；开启DMA传输。
如图8所示，先申请一段连续的内存空间，用于DMA数据传输；然后根据描述符的大小创建一段连续的内存空间；写入描述符基地址，开启DMA传输；检测传输是否完成，若未完成，则继续传输；若完成，则停止DMA运行。
PCIe光纤板卡充分利用FPGA的高速传输接口和并行接口，兼顾高速串行传输和并行传输的优点，提供了两种不同的对外传输方式，确保了传输的高速率和高实时性。
如图3所示，优选地，所述通信板上还集成有***监控和电源控制模块，该***监控和电源控制模块监控ATE设备主机的运行状况和控制***电源。所述***监控和电源控制模块在ATE开机后，检测风扇是否有异常、是否有急停按钮按下，以及气动控制通道转接装置，并将必要的信息反馈以在LED上显示。ATE设备主机在运转过程中，风扇的异常、急停按钮的按下都将使得电源控制接口Power Control CN上的信号有效，从而关闭***电源。
再进一步地，所述通信板上还集成有***电源和时钟发生器System Power andClock Generator，所述***电源和时钟发生器在为通信板上所有模块提供电源的同时，还为各个通信模块提供工作时钟。
本申请实施例还提供了一种如上述的半导体测试设备的传输***的传输方法，包括以下步骤：
根据测试需求，择一通信模块与下游的部分或全部背板适配相连，择一通信模块与上游的PCIe光纤板卡适配相连；
若选择的通信模块为一个，则该通信模块独立通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡；
若选择的通信模块为两个，则该两个通信模块互联通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡。
需要说明的是，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述方法的具体实施例可以参考前述***实施例中的对应过程，在此不再赘述。
在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
需要说明的是，在本申请中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，使本领域技术人员能够理解或实现本申请。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种半导体测试设备的传输***，其特征在于，包括通信板和该通信板上游的PCIe光纤板卡、下游的多个背板；
所述通信板上集成设有多个不同的通信模块，不同的通信模块均具有多个测试通道且支持不同的最大带宽，且各个通信模块独立通信或在板上互联通信；
同时，所述PCIe光纤板卡与择一的通信模块相连，各个背板与择一的通信模块中的各个测试通道相连且带宽匹配，以分发较大带宽数据给各个背板或汇聚各个背板上的较小带宽数据；其中，
若选择的通信模块为一个，则该通信模块独立通信；
若选择的通信模块为两个，则该两个通信模块互联通信；
若所述PCIe光纤板卡具有高速接口，则一个通信模块为光通信模块，该通信模块支持高速串行传输；和/或
若所述PCIe光纤板卡具有并行接口，则一个通信模块为LVDS通信模块，则该通信模块支持并行传输。
2.如权利要求1所述的半导体测试设备的传输***，其特征在于，
若所述背板具有高速接口，则所有的背板的高速接口均被配置为与所述光通信模块相连；
若所述背板具有并行接口，则所有的背板的并行接口均被配置为与所述LVDS通信模块相连。
3.如权利要求1所述的半导体测试设备的传输***，其特征在于，所述光通信模块上还集成有可供移植操作***的ARM核。
4.如权利要求1所述的半导体测试设备的传输***，其特征在于，所述PCIe光纤板卡插在PC端的PCI-E X8插槽中，且所述通信板设于ATE设备主机上。
5.如权利要求4所述的半导体测试设备的传输***，其特征在于：
所述PC端在开机过程中，通过PCIe驱动，根据PCIe总线编号、设备名以及功能号在运行的处理器***中迭代读取所有PCIe光纤板卡的配置空间，所述配置空间位于PCIe光纤板卡的XDMA核；将配置空间中Vendor ID字段和Device ID字段与需要查找的PCIe光纤板卡的Vendor ID和Device ID进行比较，如果相等，则查找成功；查找成功后，初始化查找到的PCIe光纤板卡的基础地址寄存器空间；初始化完成后，进行数据传输。
6.如权利要求1所述的半导体测试设备的传输***，其特征在于，所述通信模块以FPGA芯片为核心；和/或所述背板也以FPGA芯片为核心。
7.如权利要求1所述的半导体测试设备的传输***，其特征在于，所述背板上插设有多个功能板卡，所述功能板卡通过标准LVDS接口与所述背板通信相连。
8.如权利要求1所述的半导体测试设备的传输***，其特征在于，
所述通信板上还集成有***电源和时钟发生器；和/或
所述通信板上还集成有***监控和电源控制模块，该***监控和电源控制模块被配置为监控ATE设备主机的运行状况和控制***电源。
9.一种如权利要求1~8任意一项所述的半导体测试设备的传输***的传输方法，其特征在于，包括以下步骤：
根据测试需求，择一通信模块与下游的部分或全部背板适配相连，择一通信模块与上游的PCIe光纤板卡适配相连；
若选择的通信模块为一个，则该通信模块独立通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡；
若选择的通信模块为两个，则该两个通信模块互联通信，并将所述PCIe光纤板卡的较大带宽数据分发给各个背板或汇聚各个背板上的较小带宽数据给所述PCIe光纤板卡。
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