CN215956368U - 一种锁相环频率综合器 - Google Patents

Abstract

本实用新型公开一种锁相环频率综合器，包括：前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号进行倍频处理，以输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号。本实用新型在实现高频时钟信号输出的同时大幅度降低频率综合器的功耗，且本实用新型的N倍频电路不受时钟信号占空比的影响，无需采用占空比校正电路，简化频率综合器结构。

Description

一种锁相环频率综合器

技术领域

本实用新型涉及电路设计领域，具体涉及一种锁相环频率综合器。

背景技术

频率综合器是现代通信***、雷达和测试设备中常用的关键器件，能够提供高精度且稳定性较佳的频率。然而目前现有技术中采用的频率综合器仍存在功耗较大的问题，一般频率综合器采用锁相环结构比较难以降低功耗，因为锁相环结构中产生时钟信号的压控振荡器模块需要消耗较多的能量以产生目标频率的时钟信号，当目标频率越高，频率综合器的功耗越高。目前现在技术中存在对压控振荡器输出的时钟信号进行倍频处理，以输出目标频率的时钟信号，但是倍频处理对时钟信号的占空比要求较高，需要设计相应的占空比校正电路。

实用新型内容

为解决上述问题，本实用新型提供了一种锁相环频率综合器，在实现高频时钟信号输出的同时大幅度降低频率综合器的功耗，且本实用新型的锁相环频率综合器的倍频处理不受时钟信号占空比的影响，无需采用占空比校正电路，简化频率综合器结构。本实用新型的具体技术方案如下：

一种锁相环频率综合器，所述锁相环频率综合器包括前置分频器、锁相环电路和N倍频电路；所述前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；所述锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；所述N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号倍频，输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号；其中，N为2的正整数倍。

与现有技术相比，本技术方案通过在锁相环频率综合器中设置N倍频电路，实现锁相环电路输出低频时钟信号并通过N倍频电路倍频以达到目标频率，从而降低频率综合器的整体功耗，且本技术方案中N倍频电路的特有设计使得该频率综合器无需特别设计占空比校正电路，本技术方案中的N倍频电路对于输入的时钟信号的占空比没有要求，其倍频效果不受时钟信号的占空比所影响，简化了频率综合器的结构且提高了频率综合器的灵活性。

进一步地，所述前置分频器，包括输入端和输出端，所述前置分频器的输入端作为所述锁相环频率综合器的输入端，用于接收外部电路输入的时钟信号；所述前置分频器对外部电路输入的时钟信号进行分频并将分频后的时钟信号通过所述前置分频器的输出端传输至所述锁相环电路。与现有技术相比，本技术方案中设置的前置分频器根据频率综合器的N倍频电路的倍频倍数、外部电路输入的时钟信号频率以及预设步长，调控其自身分频数，从而实现所述频率综合器输出的时钟信号的步长等于预设步长。

进一步地，所述锁相环电路包括输入端和2N个输出端，所述锁相环电路的输入端与所述前置分频器的输出端连接，用于实现所述锁相环电路接收所述前置分频器传输的分频后的时钟信号。本技术方案的锁相环电路与所述前置分频器连接，接收分频调节后的时钟信号，实现所述频率综合器输出的时钟信号的步长预调节。

进一步地，所述锁相环电路具体包括：鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和环路分频器；其中，所述鉴频鉴相器包括第一输入端、第二输入端和输出端，所述鉴频鉴相器的第一输入端作为所述锁相环电路的输入端，所述鉴频鉴相器的第一输入端与所述前置分频器的输出端连接，用于接收所述前置分频器输出的分频后的时钟信号；所述电荷泵包括输入端和输出端，所述电荷泵的输入端与所述鉴频鉴相器的输出端连接；所述低通滤波器包括输入端和输出端，所述低通滤波器的输入端与所述电荷泵的输出端连接；所述压控振荡器包括输入端，所述压控振荡器的输入端与所述低通滤波器的输出端连接；所述环路分频器包括输入端和输出端，所述环路分频器的输出端与所述鉴频鉴相器的第二输入端连接，用于对时钟信号进行分频以生成反馈时钟信号并输出。本技术方案中通过在锁相环电路中设置环路分频器，以使得所述环路分频器将压控振荡器输出的时钟信号进行分频，以获取一个反馈时钟信号，用于与前置分频器输入所述鉴频鉴相器的时钟信号进行比较，根据比较结果确定锁相环电路当前是否需要进行反馈调整，以使得锁相环电路输出的时钟信号能够按照目标频率输出。

进一步地，所述压控振荡器为差分结构的环形振荡器。本技术方案中将锁相环电路中的压控振荡器设计为差分结构的环形振荡器使得该压控振荡器能够输出多相位的时钟信号，从而能够更好地结合N倍频电路将多相位的时钟信号进行N倍频。

进一步地，所述压控振荡器包括2N个输出端，所述压控振荡器的2N个输出端作为所述锁相环电路的2N个输出端，用于输出2N个相位依次变化的时钟信号至所述N倍频电路。本技术方案提供的压控振荡器将2N个相位依次变化的时钟信号分别传输至N倍频电路，以实现将2N个相位依次变化的时钟信号进行倍频处理，以达到频率综合器中锁相环电路输出低频时钟信号通过N倍频电路倍频后输出目标频率的时钟信号的目的，从而使得频率综合器大幅降低功耗。

进一步地，所述N倍频电路包括输出端和2N个输入端，所述N倍频的2N个输入端与所述锁相环电路的2N个输出端相连接，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，所述N倍频的输出端作为所述锁相环频率综合器的输出端，用于输出一个N倍频的最终输出信号作为所述锁相环频率综合器输出的时钟信号。本技术方案中N倍频电路将锁相环电路传输的2N个相位依次变化的时钟信号处理输出为一个N倍频的时钟信号，达到锁相环电路低频输出，频率综合器以目标频率输出时钟信号的目的。

进一步地，所述压控振荡器的2N个输出端中存在一个输出端，该输出端同时与所述N倍频电路的一个输入端和所述环路分频器的输入端相连接。本技术方案将压控振荡器的2N个输出端中选择其中一个输出端既与N倍频电路的一个输入端连接，又和环路分频器的输入端连接，从而既能实现将2N个相位依次变化的时钟信号倍频为一个N倍频的时钟信号，又能实现将所述压控振荡器输出的一个时钟信号进行分频以作为反馈时钟信号进行锁相环电路的反馈调整，确保锁相环电路的稳定。

进一步地，所述N倍频电路中每一级异或门包括两个输入端和一个输出端，N级异或门包括的2N个输入端作为所述N倍频电路的2N个输入端，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号。本技术方案中通过在N倍频电路中设置N级异或门以对锁相环电路传输的2N个相位依次变化的时钟信号进行异或运算，输出N个经过异或运算的时钟信号。

进一步地，所述N倍频电路中每一级与门包括第一输入端、第二输入端和一个输出端，每一级与门的第一输入端与对应一级的异或门的输出端相连接，用于接收异或门输出的时钟信号。本技术方案中通过在N倍频电路中设置N级与门以接收N级异或门输出的N个经过异或运算的时钟信号。

进一步地，所述N倍频电路中每一级与门的第二输入端与指定一级异或门的指定输入端相连接；其中，所述指定一级异或门的指定输入端输入的时钟信号的相位相较于该一级与门的第一输入端输入的时钟信号的相位滞后3pi/2。本技术方案中将每一级与门的第二输入端与指定一级异或门的指定输入端相连接，使得输入该一级与门的两个时钟信号的相位相差3pi/2，使得与门对输入的两个时钟信号进行与运算，从而在每一级异或门的一个周期内输出的两个时钟信号中滤除一个受压控振荡器信号占空比影响的时钟信号，从而经过N级与门使得该N倍频电路不受锁相环电路输出的时钟信号的占空比的影响。

进一步地，所述N倍频电路中或门包括N个输入端和一个输出端，所述或门的N个输入端分别与所述N级与门的N个输出端相连接，用于接收N级与门输出的时钟信号，所述或门的输出端作为所述N倍频电路的输出端，用于输出一个N倍频的最终输出信号作为所述锁相环频率综合器输出的时钟信号。本技术方案中通过在N倍频电路中设置或门，以接收N级与门输出的N个经过与运算的时钟信号，并对这N个经过与运算的时钟信号进行或运算，以输出一个N倍频的最终输出信号，达到频率综合器低功耗高频输出的目的。

附图说明

图1为本实用新型一种实施例所述锁相环频率综合器的结构示意图。

图2为本实用新型另一种实施例所述锁相环频率综合器的结构示意图。

图3为本实用新型一种实施例所述N倍频电路的结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清晰，以下将结合附图及实施例，对本实用新型进行描述和说明。应当理解，下面所描述的具体实施例仅仅用于解释本实用新型，并不用于限定本实用新型。此外，还可以理解的是，对本领域的普通技术人员而言，在本实用新型揭露的技术内容上进行一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

除非另作定义，本实用新型所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等词语并不表示数量限制，可以表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，如：包含了一系列步骤或模块的过程、方法、***产品或者设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或模块，或者还可以包括对于这些过程、方法、产品或设备固有的其他步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是用于区别类似的对应，不代表针对对象的特定排序。

本实用新型的一种实施例中提供一种锁相环频率综合器，如图1所示，所述锁相环频率综合器包括：前置分频器、锁相环电路和N倍频电路；其中，所述前置分频器，用于接收外部电路输入的时钟信号，并对该时钟信号进行分频后传输至所述锁相环电路；所述锁相环电路，用于接收所述前置分频器传输的分频后的时钟信号，并输出2N个相位依次变化的时钟信号至所述N倍频电路；所述N倍频电路，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号进行倍频处理，以输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号。需要说明的是，所述锁相环电路输出的2N个相位依次变化的时钟信号的频率在经过N倍频电路的倍频后输出为一个N倍频的最终输出信号，这个最终输出信号的频率等于该锁相环频率综合器的目标频率；其中，N为2的正整数倍，可以理解地，N倍频电路的倍频级数N可以是但不限于2、4、6、8、10等2的正整数倍的数值。

具体地，所述前置分频器结合所述N倍频电路的N倍倍频，使得所述锁相环频率综合器输出的时钟信号的步长等于预设步长。所述前置分频器的分频数为可调节的，且所述前置分频器的分频数是由所述外部电路输入的时钟信号频率、所述N倍频电路的倍频级数以及所述预设步长决定的。所述预设步长是在所述频率综合器的实际应用中根据用户进行预先设定的步长，用于限定所述锁相环频率综合器输出的时钟信号的步长。

基于上述实施例，本实用新型的一种实施例提供的锁相环频率综合器中采用分频数可调节的前置分频器，所述前置分频器的分频数根据用户实际需求进行调节，以使得所述频率综合器能够输出预设步长的时钟信号，且所述前置分频器的分频数、所述预设步长、所述外部电路输入的时钟信号频率与所述频率综合器的N倍频电路的倍频级数之间的关系满足：所述外部电路输入的时钟信号频率与所述频率综合器的N倍频电路的倍频级数的乘积与所述前置分频器的分频数的比值等于所述预设步长。

基于上述实施例，作为本实用新型一种较优的实施例中提供一种锁相环频率综合器，该锁相环频率综合器的锁相环电路采用电荷泵锁相环电路，电荷泵锁相环电路是数模混合锁相环电路中的典型代表，其具有不可代替的优势。

具体地，如图2所示，所述锁相环电路具体包括：鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和环路分频器。所述鉴频鉴相器包括第一输入端①、第二输入端②和输出端，所述鉴频鉴相器的第一输入端①作为所述锁相环电路的输入端与所述前置分频器的输出端连接，所述电荷泵包括输入端和输出端，所述鉴频鉴相器的输出端与所述电荷泵的输入端连接，所述低通滤波器包括输入端和输出端，所述电荷泵的输出端与所述低通滤波器的输入端连接，所述压控振荡器包括输入端和2N个输出端，所述低通滤波器的输出端与所述压控振荡器的输入端连接，所述压控振荡器的2N个输出端作为所述锁相环电路的输出端，用于将所述锁相环电路输出的2N个相位依次变化的时钟信号传输至N倍频电路。需要说明的是，所述压控振荡器的2N个输出端输出的2N个相位依次变化的时钟信号的频率相同，相位不同，具体地，所述压控振荡器输出的2N个相位依次变化的时钟信号中相邻的两个时钟信号之间的相位差为pi/N，且该压控振荡器输出的2N个相位依次变化的时钟信号构成所述压控振荡器的一个完整时钟周期。

所述环路分频器包括输入端和输出端，所述环路分频器的输出端与所述鉴频鉴相器的第二输入端②连接，所述环路分频器的输入端与所述压控振荡器的2N个输出端中的一个输出端连接，可以理解地，所述压控振荡器的2N个输出端中存在一个输出端既与所述环路分频器的输入端连接，同时又与所述N倍频电路的一个输入端连接，实现所述压控振荡器的该一个输出端输出的时钟信号既传输至环路分频器同时又传输至N倍频电路。

具体地，所述环路分频器用于接收所述压控振荡器传输的一个时钟信号，并将该时钟信号进行分频，将分频后的该时钟信号作为反馈时钟信号传输至所述鉴频鉴相器的第二输入端②，与所述鉴频鉴相器的第一输入端①接收的前置分频器传输的分频后的时钟信号进行比较，根据比较结果对所述锁相环电路进行反馈调整，直至压控振荡器的输出频率稳定为目标频率的时钟信号，反馈时钟信号与前置分频器传输至鉴频鉴相器的分频后的时钟信号稳定的同频同相时，确定为锁相环电路处于稳定。需要说明的是，当锁相环电路稳定后，锁相环电路的压控振荡器输出的时钟信号的频率等于前置分频器输入锁相环电路的分频后的时钟信号的频率与环路分频器的分频数的乘积，因此，频率综合器输出的时钟信号的频率等于外部电路输入时钟信号的频率除以前置分频器的分频数并与环路分频器的分频数相乘，再和N倍频电路的倍频倍数相乘的乘积，即：频率综合器输出的时钟信号频率=（外部电路输入时钟信号的频率/前置分频器的分频数）*（环路分频器的分频数）*（N倍频电路的倍频倍数）。

基于上述实施例，本实用新型一种较优的实施例提供的锁相环频率综合器中锁相环电路中的压控振荡器采用差分结构的环形振荡器，将该环形振荡器的差分反相器的级数设置为与所述N倍频电路级数相同的N级，每一级采用双输入双输出结构，该差分结构的环形振荡器输出的2N个相位依次变化的时钟信号中相邻两个时钟信号的相位差为pi/N。

优选地，所述压控振荡器还可以是但不限于采用差分结构的环形振荡器，或者非差分结构的环形振荡器等。在本实用新型中所述压控振荡器还可以是能够输出2N个频率相同而相位依次变化的时钟信号的振荡器。

作为本实用新型的一种较优的实施例，频率综合器中锁相环电路的压控振荡器模块设计为差分结构的环形振荡器，并将所述环形振荡器的差分反相器的级数设置为2、4、6、8、10或12等2的正整数倍的数值中的其中一种，该环形振荡器输出全部可输出信号的相位依次连续变化的一般时钟信号，如相应为：4、8、12、16或24个时钟信号，且相邻的两个时钟信号的相位差对应为pi/2、pi/4、pi/6、pi/8、pi/10或pi/12等。同时，在本实施例提供的频率综合器中，将N倍频电路的倍频级数设置为与所述环形振荡器的差分反相器的级数相等的数值，且所述环形振荡器的输出的时钟信号数量为所述环形振荡器的差分反相器的级数的两倍。

基于上述实施例，本实用新型的一种较优的实施例中提供一种锁相环频率综合器，如图3所示，该锁相环频率综合器中N倍频电路由N级异或门、N级与门和一级或门组成。

具体地，所述N级异或门中的每一级异或门都包括两个输入端和一个输出端，N级异或门共包括2N个输入端，将所述N级异或门包括的2N个输入端作为所述N倍频电路的2N个输入端，用于依次接收所述锁相环电路输出的2N个相位依次变化的时钟信号。

所述N级与门中每一级与门都包括第一输入端①、第二输入端②和一个输出端，每一级与门的第一输入端①对应与同一级的异或门的输出端相连接，以接收所述异或门输出的时钟信号，可以理解地，第一级与门的第一输入端①与第一级异或门的输出端相连接，以接收第一级异或门输出的经过异或运算后的时钟信号，第二级与门的第一输入端①与第二级异或门的输出端相连接，以接收第二级异或门输出的经过异或运算后的时钟信号，以此类推，第N级与门的第一输入端①与第N级异或门的输出端相连接，以接收第N级异或门输出的经过异或运算后的时钟信号。

所述N级与门中每一级与门的第二输入端②与指定一级的异或门的指定输入端相连接，以使得每一级与门的第二输入端②输入的时钟信号的相位相较于该一级与门的第一输入端输入①的时钟信号的相位滞后3pi/2，即：所述指定一级的异或门的指定输入端输入的时钟信号的相位相较于该一级与门的第一输入端①输入的时钟信号的相位滞后3pi/2，若该一级与门的第一输入端①输入的时钟信号的相位为pi/12，则将该一级与门的第二输入端②与指定一级的异或门的指定输入端连接，以使得该一级与门的第二输入端②输入的时钟信号相位为19pi/12，即该一级与门的第二输入端②输入的时钟信号的相位相较于该一级与门的第一输入端①输入的时钟信号的相位滞后3pi/2。需要说明的是，每一级与门的第二输入端②存在一一对应的指定一级的异或门的指定输入端。

所述一级或门包括N个输入端和一个输出端，所述一级或门的N个输入端与所述N级与门的N个输出端一一对应连接，用于接收N级与门输出的经过与运算的N个时钟信号，并将所述一级或门的输出端作为所述N倍频电路的输出端，同时作为所述锁相环频率综合器的输出端，用于输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号。

对于目前的锁相环电路而言，当压控振荡器输出的时钟信号频率为100MHz时，通常锁相环电路的整体功耗只有约100μA至200μA，但是，当压控振荡器输出的时钟信号频率达到1.6GHz时，锁相环电路的整体功耗可以达到1mA至2mA。而对于采用本实用新型的频率综合器，只需要控制压控振荡器输出的时钟信号频率为100MHz，通过结合设置于锁相环电路外的N倍频电路，就能实现在频率综合器输出的时钟信号频率达到N*100MHz的同时锁相环电路的整体功耗保持为100μA至200μA，且当N倍频电路的N等于16时，N倍频电路的功耗也仅不到50μA，从而实现所述频率综合器低功耗输出高频的时钟信号，大幅度降低频率综合器的整体功耗，并且基于本实用新型的N倍频电路，使得该锁相环频率综合器无需设计占空比校正电路，进一步节省频率综合器的功耗。

优选地，本实用新型将所述N倍频电路设置于所述锁相环电路的环路以外，因为若将所述N倍频电路设置于所述锁相环电路的压控振荡器与环路分频器之间，将导致所述锁相环电路的环路分频器需要被配置较大的分频数，增加了所述环路分频器的复杂度，而且若待进行分频的反馈时钟信号频率升高时，所述锁相环电路的环路分频器的功耗相应增加，从而导致所述锁相环电路的整体功耗增加，影响所述频率综合器实现低功耗输出高频时钟信号的目的。同时，在锁相环电路启动阶段，所述压控振荡器输出的2N个相位依次变化的时钟信号之间存在差异，导致N倍频电路输出的时钟信号存在较大的不稳定性，可能会影响所述环路分频器的反馈时钟信号的输出，从而导致所述锁相环电路的环路难以启动或难以锁定的问题，影响所述频率综合器的整体工作效率。

显然，上述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例，各个实施例之间的技术方案可以相互结合。在本实用新型的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。在本实用新型所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述电路的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或不同功能的模块集成到同一个模块中实现多种功能，或一些特征可以忽略，或不执行。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本实用新型实施方式对各种可能的组合方式不再另行说明。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (12)

1.一种锁相环频率综合器，其特征在于，所述锁相环频率综合器包括前置分频器、锁相环电路和N倍频电路；

所述前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；

所述锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；

所述N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号进行倍频处理，以输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号；

其中，N为2的正整数倍。

2.根据权利要求1所述的锁相环频率综合器，其特征在于，所述前置分频器，包括输入端和输出端，所述前置分频器的输入端作为所述锁相环频率综合器的输入端，用于接收外部电路输入的时钟信号；所述前置分频器对外部电路输入的时钟信号进行分频并将分频后的时钟信号通过所述前置分频器的输出端传输至所述锁相环电路。

3.根据权利要求2所述的锁相环频率综合器，其特征在于，所述锁相环电路包括输入端和2N个输出端，所述锁相环电路的输入端与所述前置分频器的输出端连接，用于实现所述锁相环电路接收所述前置分频器传输的分频后的时钟信号。

4.根据权利要求3所述的锁相环频率综合器，其特征在于，所述锁相环电路具体包括：鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和环路分频器；

其中，所述鉴频鉴相器包括第一输入端、第二输入端和输出端，所述鉴频鉴相器的第一输入端作为所述锁相环电路的输入端，所述鉴频鉴相器的第一输入端与所述前置分频器的输出端连接，用于接收所述前置分频器输出的分频后的时钟信号；

所述电荷泵包括输入端和输出端，所述电荷泵的输入端与所述鉴频鉴相器的输出端连接；

所述低通滤波器包括输入端和输出端，所述低通滤波器的输入端与所述电荷泵的输出端连接；

所述压控振荡器包括输入端，所述压控振荡器的输入端与所述低通滤波器的输出端连接；

所述环路分频器包括输入端和输出端，所述环路分频器的输出端与所述鉴频鉴相器的第二输入端连接，用于对时钟信号进行分频以生成反馈时钟信号并输出。

5.根据权利要求4所述的锁相环频率综合器，其特征在于，所述压控振荡器为差分结构的环形振荡器。

6.根据权利要求4所述的锁相环频率综合器，其特征在于，所述压控振荡器包括2N个输出端，所述压控振荡器的2N个输出端作为所述锁相环电路的2N个输出端，用于输出2N个相位依次变化的时钟信号至所述N倍频电路。

7.根据权利要求6所述的锁相环频率综合器，其特征在于，所述N倍频电路包括输出端和2N个输入端，所述N倍频的2N个输入端与所述锁相环电路的2N个输出端相连接，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，所述N倍频的输出端作为所述锁相环频率综合器的输出端，用于输出一个N倍频的最终输出信号作为所述锁相环频率综合器输出的时钟信号。

8.根据权利要求7所述的锁相环频率综合器，其特征在于，所述压控振荡器的2N个输出端中存在一个输出端，该输出端同时与所述N倍频电路的一个输入端和所述环路分频器的输入端相连接。

9.根据权利要求7所述的锁相环频率综合器，其特征在于，所述N倍频电路中每一级异或门包括两个输入端和一个输出端，N级异或门包括的2N个输入端作为所述N倍频电路的2N个输入端，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号。

10.根据权利要求9所述的锁相环频率综合器，其特征在于，所述N倍频电路中每一级与门包括第一输入端、第二输入端和一个输出端，每一级与门的第一输入端与对应一级的异或门的输出端相连接，用于接收异或门输出的时钟信号。

11.根据权利要求10所述的锁相环频率综合器，其特征在于，所述N倍频电路中每一级与门的第二输入端与指定一级异或门的指定输入端相连接；其中，所述指定一级异或门的指定输入端输入的时钟信号的相位相较于该一级与门的第一输入端输入的时钟信号的相位滞后3pi/2。

12.根据权利要求11所述的锁相环频率综合器，其特征在于，所述N倍频电路中或门包括N个输入端和一个输出端，所述或门的N个输入端分别与所述N级与门的N个输出端相连接，用于接收N级与门输出的N个时钟信号，所述或门的输出端作为所述N倍频电路的输出端，用于输出一个N倍频的最终输出信号作为所述锁相环频率综合器输出的时钟信号。

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