CN109936361A - 一种含有pfd/dac量化噪声消除技术的小数分频频率综合器 - Google Patents

Abstract

本发明公开了一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器，输入小数分频比到∑‑Δ调制器，∑‑Δ调制器控制实时整数分频比给到分频器，VCO初始时震荡在目标频率附近的一个频率上，经过分频器分频后输出分频时钟给到PFD，PFD对REF时钟和分频时钟进行频率和相位鉴别，输出充放电控制脉冲给到DAC，DAC根据控制脉冲输出充电或放电电流，电流经过环路滤波器后改变VCO的控制电压，从而改变输出时钟的频率和相位，其中PFD/DAC模块会根据所收到的调制器残差对充放电流进行补偿，以抵消由于调制引入的额外相位误差，最终环路稳定后VCO就可以输出精确等于目标频率的时钟。

Description

一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器

技术领域

本发明属于小数分频频率综合器领域，具体涉及种含有PFD/DAC量化噪声消除技术的小数分频频率综合器。

背景技术

小数分频频率综合器能产生高分辨率的高速时钟，对很多通信***都有重要价值。传统的小数分频频率综合器包括PFD(鉴频鉴相器)、CP(电荷泵)、调制器、环路滤波器和分频器。由于分频器只实现整数分频，需要由调制器控制瞬时分频比从而实现动态的小数分频(例如输出一个5分频时钟后输出一个6分频时钟，这样2次分频的平均分频比即为5.5)，然而，调制器的动态抖动会被锁相环环路响应，产生具有很高杂散成分的量化噪声，恶化合成器相位噪声性能。

最初人们通过增加∑-Δ调制器的阶数，将量化噪声打散并整形到更高频处，再通过环路滤波器来抑制量化噪声对输出性能的影响，但是这种方法下，当环路带宽较大时，仍会对高频处的相位噪声有较严重的恶化。

发明内容

本发明要用于提供一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器，利用DAC补偿量化噪声的方式，在每个鉴相周期内对量化误差进行抵消，有效降低体现在输出端的量化噪声。

为解决上述技术问题，本发明采用如下的技术方案：

一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器，包括鉴频鉴相器/数模转换器PFD/DAC、环路滤波器、压控振荡器VCO、双模分频器、累加器和∑-Δ调制器，REF为输入的参考频率时钟，VCO时钟为锁相环输出时钟，分频器为可变分频比的整数分频器，输入小数分频比到∑-Δ调制器，∑-Δ调制器控制实时整数分频比给到分频器，VCO初始时震荡在目标频率附近的一个频率上，经过分频器分频后输出分频时钟给到PFD，PFD对REF时钟和分频时钟进行频率和相位鉴别，输出充放电控制脉冲给到DAC，DAC根据控制脉冲输出充电或放电电流，电流经过环路滤波器后改变VCO的控制电压，从而改变输出时钟的频率和相位，其中PFD/DAC模块会根据所收到的调制器残差对充放电流进行补偿，以抵消由于调制引入的额外相位误差，最终环路稳定后VCO就可以输出精确等于目标频率的时钟。

优选地，所述∑-Δ调制器为一阶Mash∑-Δ调制器。

优选地，调制器小数输入为0.3时，通过累加，连续10个分频时钟周期中的整数输出和残差分别为：0-0-0-1-0-0-1-0-0-1；0.3-0.6-0.9-0.2-0.5-0.8-0.1-0.4-0.7-0，整数为0时分频器进行8分频，整数为1时分频器进行9分频，时域上平均的分频比即为8.3，各周期鉴相器所鉴别的相位误差为：Φ_error＝残差/2π，DAC响应的时候，需要减去Φ_error对应的部分，PFD鉴相时增加一个固定的大于一个T_vco周期的相位误差，使得分频器输出相位超前于参考时钟一个VCO周期以上，然后在放电时，将一个VCO周期宽度内的电流值根据残差进行补偿，补偿电流大小为：I_补＝(1-残差)·I_cp，补偿电流对应的电荷累积量为Q_补＝I_补＝T_vco＝(1-残差)·I_cp·T_vco，残差引起的相位误差对应的电荷累积量为Q_err＝残差·T_vco·I_cp，则补偿电流和相位误差的净电荷累积量为1，消除了量化误差，锁相环精确工作在8.3倍参考频率处。

优选地，所述DAC采用两个电流舵型DAC，其中一个由电流源IP1与由UP1/UP2/UPN1/UPN2控制的开关组成，另一个由电流沉IP2与由DN1/DN2/DNN1/DNN2控制的开关组成，各自的开关信号由phi1、phi2、dac_data、dac_datan、UP和vdd、vss经过与门产生，其中phi1和phi2为鉴相器输出的放电开关脉冲，其中phi2的上升沿滞后于phi1一个VCO周期，DAC在这一个VCO周期内输出放电补偿电流，UP为由PFD生成的固定宽度的充电开关脉冲，大于一个VCO周期，I_down和I_up分别为放电、充电电流波形。

采用本发明具有如下的有益效果：应用这种结构小数分频锁相环可将DSM调制器引入的相位噪声降低到1/2ⁿ，本发明实施例中为1/64)，大大提升了小数分频锁相环的性能，并使得其可以工作在更大的环路带宽下。

附图说明

图1为本发明实施例的含有PFD/DAC量化噪声消除技术的小数分频频率综合器的结构原理图；

图2为本发明实施例的含有PFD/DAC量化噪声消除技术的小数分频频率综合器的响应波形图；

图3为本发明实施例的含有PFD/DAC量化噪声消除技术的小数分频频率综合器中DAC的原理图；

图4为本发明实施例的含有PFD/DAC量化噪声消除技术的小数分频频率综合器中DAC的每位差分电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参照图1，所示为本发明实施例的一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器的结构原理图，包括鉴频鉴相器/数模转换器(PFD/DAC)、环路滤波器、压控振荡器VCO、双模分频器、累加器和∑-Δ调制器，REF为输入的参考频率时钟，VCO时钟为锁相环输出时钟，分频器为可变分频比的整数分频器，输入小数分频比到∑-Δ调制器，∑-Δ调制器控制实时整数分频比给到分频器，VCO初始时震荡在目标频率附近的一个频率上，经过分频器分频后输出分频时钟给到PFD，PFD对REF时钟和分频时钟进行频率和相位鉴别，输出充放电控制脉冲给到DAC，DAC根据控制脉冲输出充电或放电电流，电流经过环路滤波器后改变VCO的控制电压，从而改变输出时钟的频率和相位，其中PFD/DAC模块会根据所收到的调制器残差对充放电流进行补偿，以抵消由于调制引入的额外相位误差，最终环路稳定后VCO就可以输出精确等于目标频率的时钟。

以8.3分频为例具体说明此结构下PLL(锁相环，Phase Locked Loop)的工作原理如下，调制器选用一阶Mash∑-Δ调制器(本质为一个累加器)，此时小数输入为0.3，通过累加，连续10个分频时钟周期中的整数输出和残差如下表所示：

整数	0	0	0	1	0	0	1	0	0	1
											残差	0.3	0.6	0.9	0.2	0.5	0.8	0.1	0.4	0.7	0

对应的，整数为0时分频器进行8分频，整数为1时分频器进行9分频，这样在时域上平均的分频比即为9.3，各周期鉴相器所鉴别的相位误差为：Φ_error＝残差/2π，而这部分由残差引起的相位误差实际上并不希望被环路响应(若环路响应此部分相位误差，则VCO输出的频率也会按照实时分频比的改变而改变，这样虽然平均的分频比仍然为8.3，却会引入量化噪声，而若不响应此相位误差，则最终VCO输出会稳定在8.3倍参考频率不发生变化)，所以在DAC响应的时候，需要减去Φ_error对应的部分，实现方式为PFD鉴相时增加一个固定的大于一个T_vco周期的相位误差，使得分频器输出相位超前于参考时钟一个VCO周期以上，然后在放电时，将一个VCO周期宽度内的电流值根据残差进行补偿，补偿电流大小为：I_补＝(1-残差)·I_cp，补偿电流对应的电荷累积量为Q_补＝I_补·T_vco＝(1-残差)·I_cp·T_vco，残差引起的相位误差对应的电荷累积量为Q_err＝残差·T_vco·I_cp，则补偿电流和相位误差的净电荷累积量为T_vco·I_cp，消除了量化误差，在理想情况下锁相环就会精确工作在8.3倍参考频率处。

波形响应如图2所示，REF为参考时钟，VCO为锁相环输出时钟，频率为REF的8.3倍，DIV为分频器分频输出，其连续10个周期内的分频比为8，8，8，9，8，8，9，8，8，9；phi1和phi2为鉴相器输出的放电开关脉冲，其中phi2的上升沿滞后于phi1一个VCO周期，DAC在这一个VCO周期内输出放电补偿电流，UP为由PFD生成的固定宽度的充电开关脉冲(大于一个VCO周期)，I_down和I_up分别为放电、充电电流波形，∫I_down+I_up为充放电电流积分量，对应DAC输出点的电荷积累量。

本发明实施例提出的DAC结构可以实现上述对确定时刻内的电流进行补偿的功能。其中一种可行的结构如图3所示，Dac_data<63:0>为残差译码后的输入，译码关系为Dac_data<63:0>中1的个数＝残差乘以64后取整：P和N分别表示差分电路的正负部分(对于单端电路，取P对应的电路即可)，各使用64位(事实上2ⁿ位均可)相同的电流位并联输出，每一位的结构如图4所示。

其中Dac_data/Dac_datan为每位所收到的控制码字，OutP/OutN为输出点，Dmy为不需输出电流时接收电流舵电流的节点，这种结构应用于全差分结构，若应用于单端结构，将“N”虚线框内的部分删去即可。

根据所需功能，提出的结构主要基于2个电流舵型DAC，其中一个由电流源IP1(IN1)与由UP1/UP2/UPN1/UPN2控制的开关组成，另一个由电流沉IP2(IN2)与由DN1/DN2/DNN1/DNN2控制的开关组成，各自的开关信号由phi1、phi2、dac_data、dac_datan、UP和vdd、vss(高低电平)经过图中与门产生，本领域技术人员可以理解的事，只要符合功能所需逻辑关系，也可使用其他逻辑门实现。

对于P框内的结构，所有收到data为0的电流位在phi1高电平期间导通DN1，收到data为1的电流位只在phi2高电平期件导通DN2，UP1在UP高电平期间导通；反之，对于N框内的结构，所有收到data为0的电流位在phi1高电平之间导通UP1，收到data为1的电流位只在phi2期间导通UP2，DN1在UP高电平期间导通。从输出点的电流来看，就是在phi1到来后输出放电补偿电流，phi2打开时输出最大放电电流，UP打开时输出充电电流。与所需功能符合。

应用这种结构小数分频锁相环在理论上可将DSM调制器引入的相位噪声降低到1/2ⁿ(在专利的例子中为1/64)，大大提升了小数分频锁相环的性能，并使得其可以工作在更大的环路带宽下。

应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。

Claims (4)

1.一种含有PFD/DAC量化噪声消除技术的小数分频频率综合器，其特征在于，包括鉴频鉴相器/数模转换器PFD/DAC、环路滤波器、压控振荡器VCO、双模分频器、累加器和∑-Δ调制器，REF为输入的参考频率时钟，VCO时钟为锁相环输出时钟，分频器为可变分频比的整数分频器，输入小数分频比到∑-Δ调制器，∑-Δ调制器控制实时整数分频比给到分频器，VCO初始时震荡在目标频率附近的一个频率上，经过分频器分频后输出分频时钟给到PFD，PFD对REF时钟和分频时钟进行频率和相位鉴别，输出充放电控制脉冲给到DAC，DAC根据控制脉冲输出充电或放电电流，电流经过环路滤波器后改变VCO的控制电压，从而改变输出时钟的频率和相位，其中PFD/DAC模块会根据所收到的调制器残差对充放电流进行补偿，以抵消由于调制引入的额外相位误差，最终环路稳定后VCO就可以输出精确等于目标频率的时钟。

2.如权利要求1所述的含有PFD/DAC量化噪声消除技术的小数分频频率综合器，其特征在于，所述∑-Δ调制器为一阶Mash∑-Δ调制器。

3.如权利要求2所述的含有PFD/DAC量化噪声消除技术的小数分频频率综合器，其特征在于，调制器小数输入为0.3时，通过累加，连续10个分频时钟周期中的整数输出和残差分别为：0-0-0-1-0-0-1-0-0-1；0.3-0.6-0.9-0.2-0.5-0.8-0.1-0.4-0.7-0，整数为0时分频器进行8分频，整数为1时分频器进行9分频，在时域上平均的分频比即为8.3，各周期鉴相器所鉴别的相位误差为：Φ_error＝残差/2π，DAC响应时，减去Φ_error对应的部分，PFD鉴相时增加一个固定的大于一个T_vco周期的相位误差，使得分频器输出相位超前于参考时钟一个VCO周期以上，然后在放电时，将一个VCO周期宽度内的电流值根据残差进行补偿，补偿电流大小为：I_补＝(1-残差)·I_cp，补偿电流对应的电荷累积量为Q_补＝I_补·T_vco＝(1-残差)·I_cp·T_vco，残差引起的相位误差对应的电荷累积量为Q_err＝残差·T_vco·I_cp，则补偿电流和相位误差的净电荷累积量为1，消除了量化误差，锁相环精确工作在8.3倍参考频率处。

4.如权利要求3所述的含有PFD/DAC量化噪声消除技术的小数分频频率综合器，其特征在于，所述DAC采用两个电流舵型DAC，其中一个由电流源IP1与由UP1/UP2/UPN1/UPN2控制的开关组成，另一个由电流沉IP2与由DN1/DN2/DNN1/DNN2控制的开关组成，各自的开关信号由phi1、phi2、dac_data、dac_datan、UP和vdd、vSS经过与门产生，其中phi1和phi2为鉴相器输出的放电开关脉冲，其中phi2的上升沿滞后于phi1一个VCO周期，DAC在这一个VCO周期内输出放电补偿电流，UP为由PFD生成的固定宽度的充电开关脉冲，大于一个VCO周期，I_down和I_up分别为放电、充电电流波形。