CN215866790U - 一种半导体器件的试验夹具 - Google Patents

Abstract

本实用新型涉及半导体器件试验技术领域，公开了一种半导体器件的试验夹具，包括PCB板和设置于PCB板上的第一防自激电路和第二防自激电路；PCB板上设置有器件端口，器件端口包括器件栅极端口和器件漏极端口；PCB板上还设置有第一栅极端口、第一漏极端口、射频输入端口和射频输出端口；射频输入端口和第一栅极端口均通过第一防自激电路与器件栅极端口连接，射频输出端口和第一漏极端口均通过第二防自激电路与器件漏极端口连接。有益效果：当进行半导体器件的可靠性实验时，通过第一防自激电路和第二防自激电路克服半导体器件的自激问题。由电容、电阻组成的匹配电路，同时满足了器件性能测试要求，可直接使用该夹具进行半导体器件实验后性能测试。

Description

一种半导体器件的试验夹具

技术领域

本实用新型涉及半导体器件试验技术领域，特别是涉及一种半导体器件的试验夹具。

背景技术

在芯片，如GaN芯片的开发过程中，需要通过将芯片封装在陶瓷封装体上，再对其进行HTOL可靠性验证，试验通过后才能从工程批转为量产，而进行HTOL可靠性验证时需要有夹具作为载体，使得芯片能够进行HTOL验证。

目前市面上的HTOL试验夹具大多只做了供电线路布板，并未对器件自激问题进行防范。而对于射频器件来说，在HTOL试验时容易出现自激问题，导致HTOL试验由于非芯片自身原因而失败，使芯片无法通过HTOL验证。

同时在芯片通过HTOL验证后，无法在现有的HTOL试验夹具上进行射频性能测试，需要从HTOL试验夹具上拆下装入射频性能测试夹具才能进行性能测试。在芯片的拆装过程中会带来ESD风险、测试重复性差及测试效率低等一系列问题。

综上可知，现有的半导体器件的试验夹具，功能单一，无法满足HTOL试验多方面的需求，同时在使用现有技术的HTOL试验夹具时还会产生芯片自激的问题，使芯片无法通过HTOL试验。因此需要对试验夹具进行改进，使试验夹具不仅能够克服芯片HTOL验证时的芯片自激问题，同时实现采用该试验夹具进行芯片射频性能测试。

实用新型内容

本实用新型的目的是：提供一种新的半导体器件的试验夹具，不仅在HTOL验证时可以克服芯片自激问题，同时还可以进行芯片射频性能测试。

为了实现上述目的，本实用新型提供了一种半导体器件的试验夹具，包括：PCB板和设置于PCB板上的第一防自激电路和第二防自激电路；所述PCB板上设置有器件端口，所述器件端口包括器件栅极端口和器件漏极端口；所述PCB板上还设置有第一栅极端口、第一漏极端口、射频输入端口和射频输出端口；所述射频输入端口和第一栅极端口均通过第一防自激电路与器件栅极端口连接，所述射频输出端口和第一漏极端口均通过第二防自激电路与器件漏极端口连接。

进一步的，所述射频输入端口和第一栅极端口分别和第一防自激电路的第一输入端口和第二输入端口连接，所述第一防自激电路的第一输出端口和器件栅极端口连接。

进一步的，所述第一防自激电路包括第一电容、第二电容、第三电容、第四电容和第一电阻；所述第一电容的第一端口和第一输入端口连接，所述第一电容的第二端口和第一输出端口连接，所述第一电容的第二端口和第二电容的第一端口连接，所述第二电容的第二端口接地，所述第二电容的第一端口和第一电阻的第一端口连接，所述第一电阻的第二端口和第二输入端口连接，所述第三电容的第一端口与第一电阻的第二端口连接，所述第三电容的第二端口接地，所述第四电容的第一端口和第一电阻的第二端口连接，所述第四电容的第二端口接地。

进一步的，所述射频输出端口和第一漏极端口分别和第二防自激电路的第三输入端口和第四输入端口连接，所述第二防自激电路的第二输出端口和器件漏极端口连接。

进一步的，所述第二防自激电路包括第五电容、第六电容、第七电容、第八电容、第九电容、第十电容、第十一电容和第十二电容，所述第八电容的第一端口和第二输出端口连接，所述第八电容的第二端口接地，所述第九电容的第一端口和第二输出端口连接，所述第九电容的第二输出端口与第三输入端口连接，所述第十电容的第一端口和第九电容的第二端口连接，所述第十电容的第二端口接地，所述第十一电容的第一端口和第九电容的第二端口连接，所述第十一电容的第二端口接地，所述第十二电容的第一端口和第九电容的第二端口连接，所述第十二电容的第二端口接地，所述第五电容的第一端口和第二输出端口连接，所述第五电容的第二端口接地，所述第六电容的第一端口和第二输出端口连接，所述第六电容的第二端口接地，所述第七电容的第一端口和第二输出端口连接，所述第七电容的第二端口接地。

进一步的，所述老化夹具还包括结构件，所述PCB板设置在结构件上，所述结构件上设置有配合器件端口的第一凹槽。

进一步的，所述射频输入端口远离第一防自激电路的一端连接有第一负载，所述射频输出端口远离第二防自激电路的一端连接有第二负载。

进一步的，所述结构件的射频输入端口设置有第一SMA头，所述射频输出端口设置有第二SMA头，所述第一负载通过第一SMA头和射频输入端口连接，所述第二负载通过第二SMA头和射频输出端口连接。

进一步的，所述PCB板和结构件通过螺钉连接，所述PCB板上设置有和结构件配合的螺钉孔。

进一步的，所述PCB板上还设置有器件源极端口。

本实用新型实施例一种半导体器件的试验夹具与现有技术相比，其有益效果在于：射频输入端口和第一栅极端口均通过第一防自激电路与器件栅极端口连接，射频输出端口和第一漏极端口均通过第二防自激电路与器件漏极端口连接，当进行半导体器件的验证时，通过第一防自激电路和第二防自激电路克服半导体器件的自激问题。由电容、电阻组成的匹配电路，同时满足了器件性能测试要求，利用该夹具能够测量出器件的性能。在同一个夹具上既实现了HTOL老化，也实现了器件的性能测试。这样保证了器件无需拆卸，避免器件拆卸带来的ESD问题、测试重复性较差的问题及测试效率较低问题。保证了老化实验中器件的安全性、测试的准确性，提高了测试效率。

附图说明

图1是本实用新型中PCB板上防自激电路和器件端口的示意图；

图2是本实用新型中第一负载和第二负载和PCB板的连接示意图；

图3是本实用新型中老化夹具的整体结构的俯视图；

图4是本实用新型图3中老化夹具整体结构的左视图。

图中，1、器件栅极端口；2、器件源极端口；3、器件漏极端口；4、第一栅极端口；5、第一源极端口；6、第一漏极端口；7、PCB板；8、第一负载；9、第二负载；10、第一SMA头；11、第二SMA头；12、结构件。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。

如图1和图3所示，本实用新型公开了一种半导体器件的试验夹具，包括：PCB板7和设置于PCB板7上的第一防自激电路和第二防自激电路；所述PCB板8上设置有器件端口，所述器件端口包括器件栅极端口1和器件漏极端口3；所述PCB板7上还设置有第一栅极端口4、第一漏极端口6、射频输入端口和射频输出端口；所述射频输入端口和第一栅极端口4均通过第一防自激电路与器件栅极端口1连接，所述射频输出端口和第一漏极端口6均通过第二防自激电路与器件漏极端口3连接。

现有技术中的老化夹具由于没有设置防自激电路因此会在半导体器件的验证过程中出现自激现象，进而造成半导体器件损坏，造成验证失败，而在实用新型公开的技术方案中，射频输入端口和第一栅极端口4均通过第一防自激电路与器件栅极端口1连接，射频输出端口和第一漏极端口6均通过第二防自激电路与器件漏极端口3连接，当进行半导体器件的验证时，通过第一防自激电路和第二防自激电路克服半导体器件的自激问题。且现有的解决方案通常是老化夹具和测试夹具分开，在对器件进行完老化后，将器件进行拆卸，再装载至测试夹具上。该过程需要重复拆卸、装载，测试效率较低，且在装配过程中存在ESD风险，由于装配误差容易导致测试环境一致性较差，导致测试准确性较差，可靠性实验前测试，实验后测试需保持测试环境尽量一致。通过将夹具设计成老化、测试一体，使得对器件进行可靠性验证时无需对器件进行拆卸、装配，避免了装配过程中存在ESD风险，避免了由于装配误差容易导致测试环境一致性较差的问题，提高了测试的效率。

在本实施例中，所述射频输入端口和第一栅极端口4分别和第一防自激电路的第一输入端口和第二输入端口连接，所述第一防自激电路的第一输出端口和器件栅极端口1连接。现有技术中射频输入端口和第一栅极端口4往往直接和半导体器件相连，因此当自激现象发生时没有相应的保护电路，抑制半导体芯片的自激，本技术方案中射频输入端口和第一栅极端口4通过第一防自激电路与器件栅极端口1连接可以从输入端抑制半导体器件的自激。

在本实施例中，所述第一防自激电路包括第一电容、第二电容、第三电容、第四电容和第一电阻；所述第一电容的第一端口和第一输入端口连接，所述第一电容的第二端口和器件栅极端口1连接，所述第一电容的第二端口和第二电容的第一端口连接，所述第二电容的第二端口接地，所述第二电容的第一端口和第一电阻的第一端口连接，所述第一电阻的第二端口和第二输入端口连接，所述第三电容的第一端口与第一电阻的第二端口连接，所述第三电容的第二端口接地，所述第四电容的第一端口和第一电阻的第二端口连接，所述第四电容的第二端口接地。为了确保射频信号能够尽可能有效地从输入端传输到输出端，在输入端电路，需要根据器件性能做好相应匹配。而通过输入端的电容布置，使得输入匹配电路能够满足器件的输入匹配阻抗要求，信号能够以较小的损耗从PCB射频信号输入端输入到器件的输入端。且通过在栅极器件栅极端口1与第一栅极端口4之间布置防自激电阻，减小通过电源内阻的反馈信号，避免自激震荡的产生。

在本实施例中，所述所有电容均采用耐高温、耐高压的电容，满足HTOL实验环境。

在本实施例中，所述射频输出端口和第一漏极端口6分别和第二防自激电路的第三输入端口和第四输入端口连接，所述第二防自激电路的第二输出端口和器件漏极端口3连接。现有技术中射频输出端口和第一漏极端口6往往直接和半导体器件相连，因此在器件工作时，电源容易受到外界的干扰而产生波动，从而对器件造成不良影响，本技术方案中射频输出端口和第一漏极端口6通过第二防自激电路与器件漏极端口3连接可以从输出端抑制电源因外界干扰产生的波动，避免电源因外界干扰产生的波动对器件造成不良影响。

在本实施例中，所述第二防自激电路包括第五电容、第六电容、第七电容、第八电容、第九电容、第十电容、第十一电容和第十二电容，所述第八电容的第一端口和第二输出端口连接，所述第八电容的第二端口接地，所述第九电容的第一端口和第二输出端口连接，所述第九电容的第二输出端口与第三输入端口连接，所述第十电容的第一端口和第九电容的第二端口连接，所述第十电容的第二端口接地，所述第十一电容的第一端口和第九电容的第二端口连接，所述第十一电容的第二端口接地，所述第十二电容的第一端口和第九电容的第二端口连接，所述第十二电容的第二端口接地，所述第五电容的第一端口和第二输出端口连接，所述第五电容的第二端口接地，所述第六电容的第一端口和第二输出端口连接，所述第六电容的第二端口接地，所述第七电容的第一端口和第二输出端口连接，所述第七电容的第二端口接地。为了确保射频信号能够尽可能有效地从输入端传输到输出端，在输出端电路，需要根据器件性能做好相应匹配。而通过输出端的电容布置，使得输出匹配电路能够满足器件的输出匹配阻抗要求，信号能够以较小的损耗从器件输出端输出到PCB板的射频信号输出端。且通过在器件漏极端口3与第一漏极端口6之间布置电容，进行滤波处理，避免电源因外界干扰产生的波动对器件造成不良影响。

在本实施例中，所述老化夹具还包括结构件12，所述PCB板7设置在结构件12上，所述结构件12上设置有配合器件端口的第一凹槽。所述第一凹槽可以根据要进行验证的半导体器件进行相应的设计，所述第一凹槽的作用为方便半导体器件的安装和连接。将PCB板7设置在金属材料的结构件12上可以方便PCB板7上的各个元器件或端口进行接地，同时结构件12作为PCB板7的载体还用于在射频输入端口和射频输出端口增加负载以进一步避免在可靠性实验过程中发生自激现象。

在本实施例中，所述射频输入端口远离第一防自激电路的一端连接有第一负载8，所述射频输出端口远离第二防自激电路的一端连接有第二负载9。第一负载8和第二负载9用于进一步的避免老化试验中半导体器件的自激现象的发生。

在本实施例中，所述结构件12的射频输入端口设置有第一SMA头，所述射频输出端口设置有第二SMA头11，所述第一负载8通过第一SMA头10和射频输入端口连接，所述第二负载9通过第二SMA头11和射频输出端口连接。通过第一SMA头10和第二SMA头11可以方便的进行负载的连接，所述第一SMA头10或第二SMA头11的一端设置有与结构件13进行螺钉连接的螺孔和与射频输入端口或射频输出端口焊接的焊片，另一端为与第一负载8或第二负载9连接的螺纹。所述第一负载8和第二负载9为电阻，且第一负载8可以通过螺纹连接在第一SMA头10上，所述第二负载9可以通过螺纹连接在第二SMA头11上。在可靠性实验过程中，第一SMA头10与第二SMA头11均与50Ω负载电阻连接，保证器件在实验过程中不自激。在实验结束后需要测试时，将第一SMA头10与第二SMA头11的50Ω负载电阻取下，并将第一SMA头10与射频测试***的射频输入端连接，将第二SMA头11与射频测试***的射频输出端连接。射频测试***的栅极电源正极连接至第一栅极端口4；射频测试***的漏极电源正极连接至第一漏极端口6；射频测试***的栅极、漏极电源负极均连接至第一源极端口5；夹具与测试***连接完成后，开启射频测试***便可以进行器件性能测试。在本实施例中，所述PCB板7和结构件12通过螺钉连接，所述PCB板7上设置有和结构件12配合的螺钉孔。通过螺钉连接可以更加稳固的使PCB板7和结构件12连接，同时也方便拆卸使用。所述PCB板7上还设置有多个螺钉孔用于不同端口的连接，如第一源极端口5和器件第一源极端口2的连接。

在本实施例中，所述PCB板7上还设置有器件源极端口2。

综上，本实用新型实施例提供一种半导体器件的试验夹具，有益效果：射频输入端口和第一栅极端口4均通过第一防自激电路与器件栅极端口1连接，射频输出端口和第一漏极端口6均通过第二防自激电路与器件漏极端口3连接，当进行半导体器件的验证时，通过第一防自激电路和第二防自激电路克服半导体器件的自激问题。当器件进行性能测试时，通过设计好的匹配电路能够满足器件性能测量要求，有效避免测量过程中产生的ESD问题，准确性问题，提高测试效率。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本实用新型的保护范围。

Claims (10)

1.一种半导体器件的试验夹具，其特征在于，包括：PCB板和设置于PCB板上的第一防自激电路和第二防自激电路；所述PCB板上设置有器件端口，所述器件端口包括器件栅极端口和器件漏极端口；所述PCB板上还设置有第一栅极端口、第一漏极端口、射频输入端口和射频输出端口；所述射频输入端口和第一栅极端口均通过第一防自激电路与器件栅极端口连接，所述射频输出端口和第一漏极端口均通过第二防自激电路与器件漏极端口连接。

2.根据权利要求1所述的一种半导体器件的试验夹具，其特征在于，所述射频输入端口和第一栅极端口分别和第一防自激电路的第一输入端口和第二输入端口连接，所述第一防自激电路的第一输出端口和器件栅极端口连接。

3.根据权利要求2所述的一种半导体器件的试验夹具，其特征在于，所述第一防自激电路包括第一电容、第二电容、第三电容、第四电容和第一电阻；所述第一电容的第一端口和第一输入端口连接，所述第一电容的第二端口和第一输出端口连接，所述第一电容的第二端口和第二电容的第一端口连接，所述第二电容的第二端口接地，所述第二电容的第一端口和第一电阻的第一端口连接，所述第一电阻的第二端口和第二输入端口连接，所述第三电容的第一端口与第一电阻的第二端口连接，所述第三电容的第二端口接地，所述第四电容的第一端口和第一电阻的第二端口连接，所述第四电容的第二端口接地。

4.根据权利要求1所述的一种半导体器件的试验夹具，其特征在于，所述射频输出端口和第一漏极端口分别和第二防自激电路的第三输入端口和第四输入端口连接，所述第二防自激电路的第二输出端口和器件漏极端口连接。

5.根据权利要求4所述的一种半导体器件的试验夹具，其特征在于，所述第二防自激电路包括第五电容、第六电容、第七电容、第八电容、第九电容、第十电容、第十一电容和第十二电容，所述第八电容的第一端口和第二输出端口连接，所述第八电容的第二端口接地，所述第九电容的第一端口和第二输出端口连接，所述第九电容的第二输出端口与第三输入端口连接，所述第十电容的第一端口和第九电容的第二端口连接，所述第十电容的第二端口接地，所述第十一电容的第一端口和第九电容的第二端口连接，所述第十一电容的第二端口接地，所述第十二电容的第一端口和第九电容的第二端口连接，所述第十二电容的第二端口接地，所述第五电容的第一端口和第二输出端口连接，所述第五电容的第二端口接地，所述第六电容的第一端口和第二输出端口连接，所述第六电容的第二端口接地，所述第七电容的第一端口和第二输出端口连接，所述第七电容的第二端口接地。

6.根据权利要求1所述的一种半导体器件的试验夹具，其特征在于，所述老化夹具还包括结构件，所述PCB板设置在结构件上，所述结构件上设置有配合器件端口的第一凹槽。

7.根据权利要求1所述的一种半导体器件的试验夹具，其特征在于，所述射频输入端口远离第一防自激电路的一端连接有第一负载，所述射频输出端口远离第二防自激电路的一端连接有第二负载。

8.根据权利要求7所述的一种半导体器件的试验夹具，其特征在于，所述结构件的射频输入端口设置有第一SMA头，所述射频输出端口设置有第二SMA头，所述第一负载通过第一SMA头和射频输入端口连接，所述第二负载通过第二SMA头和射频输出端口连接。

9.根据权利要求1所述的一种半导体器件的试验夹具，其特征在于，所述PCB板和结构件通过螺钉连接，所述PCB板上设置有和结构件配合的螺钉孔。

10.根据权利要求1到9任一所述的一种半导体器件的试验夹具，其特征在于，所述PCB板上还设置有器件源极端口。

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