CN215771144U - 半导体存储装置 - Google Patents
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Abstract
本实用新型的实施方式提供一种能够较好地制造的半导体存储装置。本实用新型的实施方式的半导体存储装置具备具有排列于第1方向的第1区域及第2区域的衬底。第1区域具备:多个第1字线层,积层于第2方向;第1半导体层,沿第2方向延伸并具有与多个第1字线层对向的外周面;及第1电荷蓄积膜,设置于多个第1字线层与第1半导体层之间。第2区域具备:多个第1字线层的一部分,积层于第2方向;多个第1绝缘层,在第3方向上与多个第1字线层分开并积层于第2方向;第1接点,沿第2方向延伸并具有与多个第1绝缘层对向的外周面;第2半导体层,设置于多个第1字线层及多个第1绝缘层之间并沿第1方向及第2方向延伸;及第2电荷蓄积膜,设置于多个第1绝缘层与第2半导体层之间。
Description
[相关申请]
本申请案享有以日本专利申请案2021-36035号(申请日:2021年3月8日)为基础申请案的优先权。本申请案通过参考所述基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置,具备:半导体衬底;多个导电层,沿与半导体衬底的表面交叉的方向积层;半导体层,沿与半导体衬底的表面交叉的方向延伸并与所述多个导电层对向;及栅极绝缘膜,设置于导电层及半导体层之间。
实用新型内容
实施方式提供一种高品质的半导体存储装置。
一实施方式的半导体存储装置具备具有排列于第1方向的第1区域及第2区域的衬底。第1区域具备:多个第1字线层,积层于与衬底的表面交叉的第2方向;第1半导体层,沿第2方向延伸并具有与多个第1字线层对向的外周面;及第1电荷蓄积膜,设置于多个第1字线层与第1半导体层之间。第2区域具备:多个第1字线层的一部分,积层于第2方向;多个第1绝缘层,在与第1方向及第2方向交叉的第3方向上与多个第1字线层分开并积层于第2方向;第1接点,沿第2方向延伸并具有与多个第1绝缘层对向的外周面;第2半导体层,设置于多个第1字线层及多个第1绝缘层之间并沿第1方向及第2方向延伸;及第2电荷蓄积膜,设置于多个第1绝缘层与第2半导体层之间。
另外,也可还具备比多个第1字线层距衬底更远的多个第2字线层。第1半导体层具备:第1部分,沿第2方向延伸,并与多个第1字线层对向;第2部分,沿第2方向延伸,并与多个第2字线层对向;及第3部分,连接于第1部分及第2部分。第3部分的第3方向的宽度大于第1部分及第2部分的第3方向的宽度。第2半导体层具备:第4部分,沿第2方向延伸,与多个第1字线层对向;第5部分,沿第2方向延伸,与多个第2字线层对向;及第6部分,连接于第4部分及第5部分。第6部分的第3方向的宽度大于第4部分及第5部分的第3方向的宽度。
另外,如果将多个第1字线层中的一个的第2方向的位置设为第1位置,将第1半导体层的第1位置的第3方向的宽度设为第1宽度,将第2半导体层的第1位置的第3方向的宽度设为第2宽度,那么期望第2宽度大于第1宽度的0.5倍,小于第1宽度的2.0倍。
另外,也可还具备电连接于第2半导体层的第1布线。
一实施方式的半导体存储装置具备具有排列于第1方向的第1区域及第2区域的衬底。第1区域具备:多个第1字线层,积层于与衬底的表面交叉的第2方向;第1半导体层,沿第2方向延伸并具有与多个第1字线层对向的外周面;第1电荷蓄积膜,设置于多个第1字线层与第1半导体层之间。第2区域具备:多个第1字线层的一部分,积层于第2方向;多个第1绝缘层,在与第1方向及第2方向交叉的第3方向上与多个第1字线层分开并积层于第2方向;第1接点,沿第2方向延伸并具有与多个第1绝缘层对向的外周面;第1导电层,设置于多个第1字线层及多个第1绝缘层之间并沿第1方向及第2方向延伸;第2绝缘层,设置于第1导电层及多个第1字线层之间;及第3绝缘层,设置于第1导电层及多个第1绝缘层之间。
根据实施方式,能够提供一种高品质的半导体存储装置。
附图说明
图1是第1实施方式的半导体存储装置的示意性俯视图。
图2是图1A所示的部分的示意性放大剖视图。
图3是沿着B-B′线切断图2所示的构造,并沿着箭头的方向观察的示意性剖视图。
图4是图3C所示的部分的示意性放大图。
图5是沿着D-D′线切断图2所示的构造,并沿着箭头的方向观察的示意性剖视图。
图6是图5E所示的部分的示意性放大图。
图7是沿着F-F′线切断图2所示的构造,并沿着箭头的方向观察的示意性剖视图。
图8~图24是表示第1实施方式的半导体存储装置的制造方法的示意性Y-Z剖视图。
图25是包含比较例的绝缘层200′及块间构造140的部分的Y-Z剖视图。
图26是表示第2实施方式的构造体200a的剖视图,是与第1实施方式的图5所示的部分对应的第2实施方式的部分的示意性剖视图。
图27是表示第2实施方式的支持部件400a的剖视图,是与第1实施方式的图7所示的部分对应的第2实施方式的部分的示意性剖视图。
图28~图40是表示第2实施方式的半导体存储装置的制造方法的示意性Y-Z剖视图。
具体实施方式
接下来,参考附图详细说明实施方式的半导体存储装置。此外,以下的实施方式只为一例,不以限定本实用新型为意图而表示。
另外,在本说明书中,将相对于半导体衬底的表面平行的特定的方向称为X方向,将相对于半导体衬底的表面平行且与X方向垂直的方向称为Y方向,将相对于半导体衬底的表面垂直的方向称为Z方向。
另外,在本说明书中,有时将沿着特定的平面的方向称为第1方向,将沿着所述特定的平面与第1方向交叉的方向称为第2方向,将与所述特定的平面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一个对应,也可不对应。
另外,在本说明书中,“上”或“下”等表述是将半导体衬底设为基准。例如,将沿着Z方向远离半导体衬底的朝向称为上,将沿着Z方向接近半导体衬底的朝向称为下。另外,在针对某构成称为下表面或下端部的情况下,意指所述构成的半导体衬底侧的面或端部,在称为上表面或上端部的情况下,意指与所述构成的半导体衬底相反侧的面或端部。另外,也可将与X方向或Y方向交叉的面称为侧面等。
另外,在本说明书中,表达为第1构成“电连接”于第2构成的情况下,可为第1构成直接连接于第2构成,也可为第1构成经由布线、半导体部件或晶体管等连接于第2构成。例如,在串联连接3个晶体管的情况下,即使第2个晶体管为断开(OFF)状态,第1个晶体管也“电连接”于第3个晶体管。
另外,在本说明书中,表达为第1构成在第2构成及第3构成“之间连接”的情况下,有意味着第1构成、第2构成及第3构成串联连接,且第1构成设置于第2构成及第3构成的电流路径的情况。
另外,在本说明书中,表达为电路等使2条布线等“导通”的情况下,例如有时意味着所述电路等包含晶体管等,所述晶体管等设置在2条布线间的电流路径,所述晶体管等成为接通(ON)状态。
[第1实施方式]
以下,参考附图,对第1实施方式的半导体存储装置的构成进行说明。另,以下的附图是示意性者,有时为了方便说明,省略一部分构成。
[构造]
图1是第1实施方式的半导体存储装置的示意性俯视图。图2是图1A所示的部分的示意性放大剖视图,表示存储器单元阵列层中的构成。图3是沿着B-B′线切断图2所示的构造,并沿着箭头的方向观察的示意性剖视图。图4是图3C所示的部分的示意性放大图。图5是沿着D-D′线切断图2所示的构造,并沿着箭头的方向观察的示意性剖视图。图6是图5E所示的部分的示意性放大图。图7是沿着F-F′线切断图2所示的构造,并沿着箭头的方向观察的示意性剖视图。
第1实施方式的半导体存储装置例如图1所示,具备半导体衬底100。半导体衬底100是例如包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。在图示的例中,在半导体衬底100设置着排列于X方向及Y方向的4个存储器单元阵列区域RMCA。另外,存储器单元阵列区域RMCA具备排列于X方向的多个存储器孔区域RMH(图2)、与设置于所述存储器孔区域RMH之间的多个接点连接区域R300(图2)。另外,在半导体衬底100的Y方向的端部,设置着周边区域RP。周边区域RP沿着半导体衬底100的Y方向的端部在X方向上延伸。
第1实施方式的半导体存储装置具备半导体衬底100、设置在半导体衬底100上的晶体管层、设置在晶体管层的上方的下层侧的布线层、设置在下层侧的布线层的上方的存储器单元阵列层LMCA1(图3)、设置在存储器单元阵列层LMCA1的上方的存储器单元阵列层LMCA2(图3)、及设置在存储器单元阵列层LMCA2的上方的上层侧的布线层。
[存储器单元阵列层LMCA1、LMCA2的存储器孔区域RMH的构造]
例如图1及图2所示,在存储器单元阵列区域RMCA,设置着排列于Y方向的多个存储器块BLK。存储器块BLK如图2所示,具备排列于Y方向的多个串单元SU。在Y方向上相邻的2个存储器块BLK之间,设置着氧化硅(SiO2)等块间构造140。
存储器块BLK例如图3所示具备:多个导电层110,排列于Z方向;多个半导体层120,沿Z方向延伸;及多个栅极绝缘膜130,分别设置在多个导电层110及多个半导体层120之间。
导电层110是沿X方向延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。另外,导电层110例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。在排列于Z方向的多个导电层110之间,设置着氧化硅(SiO2)等绝缘层101。
在导电层110的下方,设置着导电层111。导电层111例如也可包含含有磷(P)或硼(B)等杂质的多晶硅等。另外,在导电层111及导电层110之间,设置着氧化硅(SiO2)等绝缘层101。导电层111作为源极侧选择晶体管的栅极电极等发挥功能。
在导电层111的下方,设置着半导体层112。半导体层112作为源极线等发挥功能。
多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择晶体管的栅极电极等发挥功能。所述多个导电层110在每个存储器块BLK中电独立。
另外,位于它上方的多个导电层110作为字线及存储器晶体管的栅极电极等发挥功能。所述多个导电层110分别在每个存储器块BLK中电独立。
另外,位于它上方的一个或多个导电层110作为漏极侧选择晶体管的栅极电极等发挥功能。所述多个导电层110在Y方向的宽度比其它导电层110更小。另外,在Y方向上相邻的2个导电层110之间,设置着串单元间绝缘层126。所述多个导电层110分别在每个串单元SU中电独立。
半导体层120以特定的图案排列于X方向及Y方向。半导体层120作为排列于Z方向的多个存储器晶体管、源极侧选择晶体管、及漏极侧选择晶体管的沟道区域等发挥功能。半导体层120是例如多晶硅(Si)等半导体层。半导体层120例如图3所示,具有大致有底圆筒状的形状,在中心部分设置着氧化硅(SiO2)等绝缘层125。
半导体层120具备存储器单元阵列层LMCA1所包含的半导体区域120L、与存储器单元阵列层LMCA2所包含的半导体区域120U。另外,半导体层120具备设置在半导体区域120L及半导体区域120U之间的半导体区域120J、设置在半导体区域120L的下方的杂质区域122、及设置在半导体区域120U的上方的杂质区域121。
半导体区域120L是随着沿着Z方向向下方延伸而径向的宽度(X方向的宽度及Y方向的宽度)慢慢变小的大致圆筒状的区域。半导体区域120L的外周面分别利用存储器单元阵列层LMCA1所包含的多个导电层110包围,与所述多个导电层110对向。
半导体区域120U是随着沿着Z方向向下方延伸而径向的宽度(X方向的宽度及Y方向的宽度)慢慢变小的大致圆筒状的区域。半导体区域120U的外周面分别利用存储器单元阵列层LMCA2所包含的多个导电层110包围,与所述多个导电层110对向。
此外,半导体区域120L的上端部的径向的宽度W120LU与半导体区域120U的上端部的径向的宽度W120UU为相同程度。另外,半导体区域120L的下端部的径向的宽度W120LL与半导体区域120U的下端部的径向的宽度W120UL为相同程度。
此外,所述“半导体区域120L的上端部”是在半导体区域120L中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“半导体区域120U的上端部”是在半导体区域120U中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“半导体区域120L的下端部”是在半导体区域120L中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。另外,“半导体区域120U的下端部”是在半导体区域120U中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。
半导体区域120J分别设置于存储器单元阵列层LMCA1所包含的多个导电层110上方,并设置于存储器单元阵列层LMCA2所包含的多个导电层110下方。半导体区域120J的径向的宽度W120J大于半导体区域120L的上端部的径向的宽度W120LU、或半导体区域120U的上端部的径向的宽度W120UU。
杂质区域122接合于所述半导体层112。杂质区域122包含例如磷(P)等N型杂质或硼(B)等P型杂质。
杂质区域121包含例如磷(P)等N型杂质。杂质区域121经由无图示的接点连接于无图示的位线。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。栅极绝缘膜130例如图4所示,具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷蓄积膜132及块绝缘膜133。隧道绝缘膜131及块绝缘膜133是例如氧化硅(SiO2)等绝缘膜。电荷蓄积膜132是例如氮化硅(Si3N4)等能够蓄积电荷的膜。隧道绝缘膜131、电荷蓄积膜132、及块绝缘膜133具有大致圆筒状的形状,沿着半导体层120的外周面在Z方向上延伸。
[块间构造140的构造]
块间构造140如图2所示,沿X方向延伸,且如图3所示,沿Z方向延伸,并在Y方向上分断排列于Z方向的多个导电层110及多个绝缘层101。所述块间构造140如图3所示具备:一对绝缘层142、142,沿Z方向及X方向延伸且在Y方向上分开;及导电层141,配置在一对绝缘层142、142之间并沿Z方向及X方向延伸。导电层141在下端连接于半导体层112。
一对绝缘层142、142在以如图3所示的Y-Z剖面观察时,相对于Z方向倾斜配置。然而,在以Y-Z剖面观察时,以随着绝缘层142、142沿着Z方向向下方延伸,所述2个绝缘层142的宽度(Y方向宽度)慢慢变小的方式,配置绝缘层142、142。结果,块间构造140的上端部的Y方向的宽度W140U大于块间构造140的下端部的Y方向的宽度W140L。
此外,所述“块间构造140的上端部”是在块间构造140中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“块间构造140的下端部”是在块间构造140中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最上层的导电层110对向的位置并位于它下方的位置的部分。
另外,例如块间构造140的宽度W140U及宽度W140L大于半导体层120的半导体区域120L的宽度W120LU、W120LL、半导体区域120U的宽度W120UU、W120UL、或半导体区域120J的宽度W120J。
[存储器单元阵列层LMCA1、LMCA2的接点连接区域R300的构造]
例如图2所示,在接点连接区域R300,排列于Y方向的2个块间构造140之间,设置着排列于Y方向的2个构造体200。另外,在所述2个构造体200之间,设置着接点连接小区域r300。另外,在块间构造140与构造体200之间,设置着导电层连接小区域r110。所述区域沿着块间构造140在X方向上延伸。
构造体200例如图2所示,沿X方向延伸,且如图5所示,沿Z方向延伸,在下端与半导体层112相接。所述构造体200如图5所示,配置在接点连接小区域r300、与导电层连接小区域r110之间的位置。这样,构造体200在Y方向上分断接点连接小区域r300中的绝缘层101及稍后叙述的绝缘层110A、与导电层连接小区域r110中的绝缘层101及导电层110。
构造体200如图5所示,例如利用多晶硅(Si)等半导体层220、氧化硅(SiO2)等绝缘层225、及栅极绝缘膜230构成。
半导体层220如图5所示成为以Y-Z剖面观察时具有大致U字状的形状,且沿X方向延伸的构造。另外,半导体层220的Y-Z剖面形状成为与半导体层120的Y-Z剖面形状(图2)大致同样的形状。
所述半导体层220具备存储器单元阵列层LMCA1所包含的在Y方向上分开的半导体区域220La及半导体区域220Lb、与存储器单元阵列层LMCA2所包含的在Y方向上分开的半导体区域220Ua及半导体区域220Ub。另外,半导体层220具备在存储器单元阵列层LMCA1与存储器单元阵列层LMCA2之间的区域中在Y方向上分开的半导体区域220Ja及半导体区域220Jb、与配置于半导体区域220La及半导体区域220Lb的下方的半导体区域220B。
半导体区域220La的上端连接于半导体区域220Ja的下端,半导体区域220Ja的上端连接于半导体区域220Ua的下端。半导体区域220Lb的上端连接于半导体区域220Jb的下端,半导体区域220Jb的上端连接于半导体区域220Ub的下端。半导体区域220B连接半导体区域220La的下端部与半导体区域220Lb的下端部。
半导体区域220La、220Lb在以如图5所示的Y-Z剖面观察时,相对于Z方向倾斜配置。然而,在以Y-Z剖面观察时,以随着半导体区域220La、220Lb沿着Z方向向下方延伸,半导体区域220La、220Lb的宽度(Y方向宽度)慢慢变小的方式,配置半导体区域220La、220Lb。
半导体区域220Ua、220Ub在以如图5所示的Y-Z剖面观察时,相对于Z方向倾斜配置。然而,在以Y-Z剖面观察时,以随着半导体区域220Ua、220Ub沿着Z方向向下方延伸,半导体区域220Ua、220Ub的宽度(Y方向宽度)慢慢变小的方式,配置半导体区域220Ua、220Ub。
此外,半导体区域220La、220Lb的上端部的Y方向的宽度W220LU与半导体区域220Ua、220Ub的上端部的Y方向的宽度W220UU为相同程度。另外,半导体区域220La、220Lb的下端部的Y方向的宽度W220LL与半导体区域220Ua、220Ub的下端部的Y方向的宽度W220UL为相同程度。
此外,所述“半导体区域220La、220Lb的上端部”是在半导体区域220La、220Lb中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“半导体区域220Ua、220Ub的上端部”是在半导体区域220Ua、220Ub中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“半导体区域220La、220Lb的下端部”是在半导体区域220La、220Lb中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。另外,“半导体区域220Ua、220Ub的下端部”是在半导体区域220Ua、220Ub中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。
半导体区域220Ja、220Jb分别设置于存储器单元阵列层LMCA1所包含的多个导电层110上方,并设置于存储器单元阵列层LMCA2所包含的多个导电层110下方。半导体区域220Ja、220Jb的Y方向的宽度W220J大于半导体区域220La、220Lb的上端部的Y方向的宽度W220LU、或半导体区域220Ua、220Ub的上端部的Y方向的宽度W220UU。
此外,能够使半导体层220的宽度W220LU、W220UU(图5)大于半导体层120的宽度W120LU、W120UU(图2)的0.5倍且小于2.0倍。另外,能够使半导体层220的宽度W220LL、W220UL(图5)大于半导体层120的宽度W120LL、W120UL(图2)的0.5倍且小于2.0倍。另外,能够使半导体层220的宽度W220J(图5)大于半导体层120的宽度W120J(图2)的0.5倍且小于2.0倍。
在半导体层220的半导体区域220La、220Ja、220Ua、与半导体区域220Lb、220Jb、220Ub之间的部分,设置着氧化硅等绝缘层225。所述绝缘层225沿Z方向延伸且沿X方向延伸。
栅极绝缘膜230成为覆盖半导体层220的外侧面(与设置着绝缘层225的面相反侧的面),在以Y-Z剖面观察时具有大致U字状的形状,且沿X方向延伸的构造。
栅极绝缘膜230例如图6所示,具备积层于半导体层220及导电层110之间的隧道绝缘膜231、电荷蓄积膜232及块绝缘膜233。隧道绝缘膜231及块绝缘膜233是例如氧化硅(SiO2)等绝缘膜。电荷蓄积膜232是例如氮化硅(Si3N4)等能够蓄积电荷的膜。隧道绝缘膜231、电荷蓄积膜232、及块绝缘膜233沿着半导体层220的外侧面(与设置着绝缘层225的面相反侧的面)在X方向上延伸。
此外,图5所示的包含半导体层220、绝缘层225及栅极绝缘膜230的构造体200的Y-Z剖面形状成为与图3所示的包含半导体层120、绝缘层125及栅极绝缘膜130的构造的Y-Z剖面形状大致同样的形状。另外,能够使图5所示的构造体200的各高度位置的Y方向的宽度大于图3所示的包含半导体层120、绝缘层125及栅极绝缘膜130的构造的各高度位置的径向的宽度的0.5倍且小于2.0倍。
接点连接小区域r300如图5所示,具备排列于Z方向的多个绝缘层110A、与沿Z方向延伸的贯通接点300。
绝缘层110A是沿X方向延伸的大致板状的绝缘层。绝缘层110A也可包含氮化硅(SiN)等绝缘层。在排列于Z方向的多个绝缘层110A之间,设置着氧化硅(SiO2)等绝缘层101。
贯通接点300例如图2所示,在X方向排列多个。贯通接点300也可包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。例如图5所示,贯通接点300的外周面分别利用绝缘层110A及绝缘层101包围,与所述绝缘层110A及绝缘层101对向。
这样,因为贯通接点300的外周面利用绝缘层110A及绝缘层101包围,所以能够确保贯通接点300、与作为字线等发挥功能的导电层110之间的电绝缘耐压。此外,贯通接点300沿Z方向延伸,它上端与上层侧的布线层中的布线连接。另外,贯通接点300将它下端与下层侧的布线层中的布线连接,经由下层侧的布线,电连接于设置于所述布线的下方的晶体管层。
导电层连接小区域r110例如图2所示,具备排列于Z方向的多个导电层110的窄部110300。在X方向上相邻的2个存储器孔区域RMH所包含的多个导电层110经由所述窄部110300相互导通。
如图2所示,在接点连接小区域r300的X方向的端部区域及导电层连接小区域r110,设置着在制造步骤中发挥支持绝缘层101的功能的大致圆柱状的支持部件400。支持部件400如图7所示,沿Z方向延伸,在下端连接于半导体层112。支持部件400包含例如氧化硅(SiO2)等。例如图7所示,支持部件400的外周面分别利用存储器单元阵列层LMCA1、LMCA2所包含的多个导电层110及绝缘层101包围,与所述导电层110及绝缘层101对向。
支持部件400具备存储器单元阵列层LMCA1所包含的支持部件区域400L、与存储器单元阵列层LMCA2所包含的支持部件区域400U。另外,支持部件400具备设置在支持部件区域400L及支持部件区域400U之间的支持部件区域400J。支持部件区域400J设置于存储器单元阵列层LMCA1所包含的多个导电层110上方,并设置于存储器单元阵列层LMCA2所包含的多个导电层110下方。
此外,图7所示的支持部件400的Y-Z剖面形状成为与图3所示的包含半导体层120、绝缘层125及栅极绝缘膜130的构造的Y-Z剖面形状大致同样的形状。
此外,支持部件区域400L的上端部的径向的宽度W400LU、与支持部件区域400U的上端部的径向的宽度W400UU为相同程度。另外,支持部件区域400L的下端部的径向的宽度W400LL、与支持部件区域400U的下端部的径向的宽度W400UL为相同程度。支持部件区域400J的径向的宽度W400J大于支持部件区域400L的上端部的径向的宽度W400LU、或支持部件区域400U的上端部的径向的宽度W400UU。
此外,所述“支持部件区域400L的上端部”是在支持部件区域400L中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,所述“支持部件区域400U的上端部”是在支持部件区域400U中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,所述“支持部件区域400L的下端部”是在支持部件区域400L中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。另外,“支持部件区域400U的下端部”是在支持部件区域400U中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。
另外,图7所示的支持部件400的Y方向宽度比图3所示的包含半导体层120、绝缘层125及栅极绝缘膜130的构造的径向的宽度稍长,或为大致同等尺寸,比图3所示的块间构造140的Y方向宽度短。
更详细来说,支持部件400的支持部件区域400L的上端部的Y方向的宽度W400LU与支持部件区域400U的上端部的Y方向的宽度W400UU比半导体层120的半导体区域120L的上端部的宽度W120LU或半导体区域120U的上端部的宽度W120UU稍长,或为大致同等尺寸。另外,支持部件400的支持部件区域400L的下端部的Y方向的宽度W400LL与支持部件区域400U的下端部的Y方向的宽度W400UL比半导体层120的半导体区域120L的下端部的宽度W120LL或半导体区域120U的下端部的宽度W120UL稍长,或为大致同等尺寸。再者,支持部件400的支持部件区域400J的Y方向的宽度W400J比半导体层120的半导体区域120J的宽度W120J稍长,或为大致同等尺寸。
[通电构造]
如图2及图5所示,各构造体200的半导体层220分别经由接点C1、C2,电连接于上层侧的布线层所包含的布线m。
[制造方法]
接下来,参考图8~图24,对第1实施方式的半导体存储装置的制造方法进行说明。图8、图9、图11~图15、图17~图22、图24是用于对所述制造方法进行说明的示意性剖视图,表示与图3对应的剖面。图10、图16、图23是用于对所述制造方法进行说明的示意性剖视图,表示与图5对应的剖面。
在制造第1实施方式的半导体存储装置时,首先在半导体衬底100(图1)上,形成晶体管层及下层侧的布线层。另外,在下层侧的布线层的上表面形成绝缘层。
接下来,在所述绝缘层上,例如图8所示,形成半导体层112A、牺牲层112B、半导体层112C、绝缘层101及导电层111。另外,在导电层111上,交替形成多个绝缘层101及多个绝缘层110A。再者,在包含交替形成的多个绝缘层101及多个绝缘层110A的构造的上表面,形成绝缘层101。例如通过CVD(Chemical Vapor Deposition:化学气相沉积)等方法进行所述步骤。
接下来,例如图9所示,在与半导体层120对应的位置,形成多个存储器孔MHL。存储器孔MHL是沿Z方向延伸,贯通多个绝缘层101及多个绝缘层110A、导电层111、半导体层112C、以及牺牲层112B,到达半导体层112C的贯通孔。例如通过RIE(Reactive IonEtching:反应性离子腐蚀)等方法进行所述步骤。
另外,在与形成图9所示的存储器孔MHL同时,例如图10所示,在与构造体200对应的位置,形成沟槽G200L。沟槽G200L是沿Z方向及X方向延伸,贯通多个绝缘层101及多个绝缘层110A、导电层111、半导体层112C、以及牺牲层112B,到达半导体层112C的沟槽。例如通过RIE等方法进行所述步骤。
接下来,例如图11所示,在存储器孔MHL的内部,形成非晶硅膜120A。另外,虽省略图示,但与所述步骤同时,在图10所示的沟槽G200L的内部也形成非晶硅膜120A。例如通过CVD等方法进行所述步骤。此外,在所述步骤,也可在形成非晶硅膜120A之前,形成氧化硅(SiO2)、氮化硅(SiN)等绝缘膜。
接下来,通过湿蚀刻等去除非晶硅膜120A的上端部分。另外,通过湿蚀刻等去除最上层的绝缘层101的一部分,扩大存储器孔MHL的上端的半径及沟槽G200L的Y方向的宽度。另外,在存储器孔MHL及沟槽G200L的上端的内部,还形成非晶硅膜120A。
接下来,虽省略图示,但例如在与图7所示的支持部件400对应的位置,形成孔H400L(图7)。孔H400L与存储器孔MHL同样,是沿Z方向延伸,贯通多个绝缘层101及多个绝缘层110A、导电层111、半导体层112C、以及牺牲层112B,到达半导体层112A的贯通孔。例如通过RIE等方法进行所述步骤。
接下来,虽省略图示,但在孔H400L的内部形成非晶硅膜120A,扩大孔H400L的上端的半径,在孔H400L的上端的内部填充氧化硅(SiO2)等。例如通过CVD等方法进行所述步骤。
接下来,例如图12所示,在参考图11说明的构造的上表面,交替形成多个绝缘层101及多个绝缘层110A。例如通过CVD等方法进行所述步骤。此时,在包含形成有非晶硅膜120A的沟槽G200L(图10)的构造的上表面、及包含填充有氧化硅(SiO2)等的孔H400L(图7)的构造的上表面,也交替形成多个绝缘层101及多个绝缘层110A。
接下来,例如图13所示,在与半导体层120对应的位置,形成多个存储器孔MHU。所述存储器孔MHU是沿Z方向延伸,贯通绝缘层101及绝缘层110A,使存储器孔MHL内的非晶硅膜120A的上表面露出的贯通孔。例如通过RIE等方法进行所述步骤。
另外,与形成图13所示的存储器孔MHU同时,例如在与图5所示的构造体200对应的位置,形成沟槽G200U(图16)。沟槽G200U是沿Z方向及X方向延伸,在Y方向上分断多个绝缘层101及多个绝缘层110A的沟槽,它下端面(底面)使沟槽G200L内的非晶硅膜120A的上表面露出。例如通过RIE等方法进行所述步骤。
接下来,例如图14所示,去除存储器孔MHL内的非晶硅膜120A。例如通过湿蚀刻等进行所述步骤。
另外,去除沟槽G200L内的非晶硅膜120A。例如通过湿蚀刻等进行所述步骤。
接下来,在例如与图7所示的支持部件400对应的位置,形成孔H400U(图7)。所述孔H400U是沿Z方向延伸,贯通绝缘层101及绝缘层110A,使孔H400L内的氧化硅(SiO2)等的上表面露出的贯通孔。在所述孔H400U(图7)的内周面,填充氧化硅(SiO2)等。例如通过CVD等方法进行所述步骤。这样,通过在孔H400L、H400U内填充氧化硅(SiO2)等来形成支持部件400(图2、图7)。
接下来,例如图15所示,在存储器孔MHL、MHU的内周面,形成栅极绝缘膜130、半导体层120及绝缘层125。在所述步骤,例如通过CVD等进行成膜,在存储器孔MHL、MHU的内部,形成非晶硅膜。另外,例如通过退火处理等,将所述非晶硅膜的结晶构造改性。
另外,例如图16所示,在沟槽G200L、G200U的内面(侧面及底面),形成包含栅极绝缘膜230、半导体层220及绝缘层225的构造体200。在所述步骤,例如通过CVD等进行成膜,在沟槽G200L、G200U的内部,形成非晶硅膜。另外,例如通过退火处理等,将所述非晶硅膜的结晶构造改性。所述步骤与例如图15所示的栅极绝缘膜130、半导体层120及绝缘层125的形成同时进行。
接下来,例如图17所示,在与块间构造140对应的位置形成沟槽G140。沟槽G140是沿Z方向及X方向延伸,在Y方向上分断绝缘层101及绝缘层110A、导电层111等的沟槽。例如通过RIE等方法进行所述步骤。
接下来,例如图18所示,在沟槽G140的Y方向的侧面,形成氮化硅等保护膜P140。在所述步骤,例如通过CVD等方法在沟槽G140的Y方向的侧面及底面,形成氮化硅等绝缘膜。另外,通过RIE等方法,去除所述绝缘膜中覆盖沟槽G140的底面的部分。
接下来,例如图19所示,去除牺牲层112B及栅极绝缘膜130的一部分,使半导体层120的一部分露出。例如通过湿蚀刻等方法进行所述步骤。
接下来,例如图20所示,通过外延生长等形成半导体层112。
接下来,例如图21所示,去除保护膜P140。例如通过湿蚀刻等方法进行所述步骤。
接下来,例如图22所示,经由沟槽G140去除绝缘层110A。例如通过湿蚀刻等方法进行所述步骤。通过这样去除绝缘层110A,配设于Z方向的多个绝缘层101的彼此间成为空心。这样成为空心构造的多个绝缘层101利用图22所示的包含半导体层120、栅极绝缘膜130及绝缘层125的构造、图5所示的构造体200(半导体层220、栅极绝缘膜230及绝缘层225)、及图7所示的支持部件400支持。
此外,如图23所示,在所述步骤中,在接点连接小区域r300,也就是沿X方向延伸且在Y方向分开的一对构造体200、200之间的区域中,残存着绝缘层110A。
接下来,例如图24所示,形成导电层110。例如通过CVD等方法进行所述步骤。
接下来,在沟槽G140内形成块间构造140(图7)。例如通过CVD及RIE等方法进行所述步骤。
之后,例如形成参考图5说明的贯通接点300。例如通过CVD及RIE等方法进行形成贯通接点300的步骤。另外,形成包含串单元间绝缘层126(图3)、接点C1、C2(图5)、或布线m(图2、图5)的上层侧的布线层等。这样,制造半导体存储装置。
[比较例]
在所述第1实施方式的半导体存储装置中,构造体200虽如图5所示,利用栅极绝缘膜230、半导体层220及绝缘层225形成,但在比较例中,如图25所示,与构造体200相当的绝缘层200′在沟槽内填充氧化硅(SiO2)等氧化物而构成。这样在沟槽内填充氧化硅(SiO2)等氧化物时,有因所述氧化硅(SiO2)等氧化物热收缩,而在半导体存储装置产生“扭曲”的情况。
例如,在制造比较例的半导体存储装置时,与图22及图23对应的步骤中,去除绝缘层110A形成包括多个绝缘层101的空心构造。此时,绝缘层200′在Z方向上热收缩。这里,有绝缘层200′的Z方向的收缩应力大于设置在导电层连接小区域r110(图2、图5、图25)的支持部件400′(图25)的Z方向的收缩应力的情况。在这种情况下,在制造比较例的半导体存储装置时,与图22及图23对应的步骤中,有所述空心构造的Z方向的中央部分在从接点连接小区域r300(图2、图5、图25)侧向沟槽G140侧弯曲的状态下伸出的情况。
如果在这种状态下在与图24对应的步骤中形成导电层110,那么如图25所示,有沟槽G140的Z方向的中央部分的Y方向上的宽度变窄,无法使块间构造140中的导电层141与半导体层112连接的担忧。另外,有在Y方向上相邻的2个导电层110电连接的担忧。
另外,如上所述,在比较例中,因为与构造体200相当的绝缘层200′在沟槽内填充氧化硅(SiO2)等氧化物而构成,所以必须由与形成半导体层120的步骤不同的步骤形成,制造步骤数量变多。
[第1实施方式的效果]
如图5所示,第1实施方式的构造体200由例如栅极绝缘膜230、多晶硅(Si)等半导体层220、及氧化硅(SiO2)等绝缘层225构成。这种构造体200的Z方向的收缩应力小于如上所述的绝缘层200′的Z方向的收缩应力。因此,在第1实施方式的半导体存储装置中,能够抑制产生如上所述的“扭曲”。结果,能够较好地制造第1实施方式的半导体存储装置。
另外,在第1实施方式中,因为能够将例如图16所示的通过栅极绝缘膜230、半导体层220及绝缘层225构成的构造体200、与例如图15所示的栅极绝缘膜130、半导体层120及绝缘层125同时形成,所以能够谋求削减制造步骤数量。
此外,在第1实施方式的半导体存储装置中,在完成产品后,能够通过经由图5所示的布线m及接点C1、C2,对构造体200的半导体层220施加电压,来进行在半导体层220与导电层110之间是否存在短路不良的检查。检查结果,在检测出短路不良的情况下,禁止使用包含产生所述短路不良的部分的存储器块BLK。因为能够这样进行检查,所以第1实施方式的半导体存储装置能够保持较高的品质。
[第2实施方式]
接下来对第2实施方式进行说明。第2实施方式的半导体存储装置虽具备构造体200a(图26)及支持部件400a(图27),取代第1实施方式的构造体200(图5)及支持部件400(图7),但其它部分的构造成为与第1实施方式同样的构造。因此,之后,对构造体200a(图26)及支持部件400a(图27)进行详细说明,省略或简化关于其它部分的说明。
[构造]
图26是表示第2实施方式的构造体200a的剖视图,是与第1实施方式的图5所示的部分对应的第2实施方式的部分的示意性剖视图。图27是表示第2实施方式的支持部件400a的剖视图,是与第1实施方式的图7所示的部分对应的第2实施方式的部分的示意性剖视图。
[构造体200a的构造]
如图26所示,在导电层连接小区域r110、与接点连接小区域r300之间,形成有沿Z方向及X方向延伸的沟槽G200a。在沟槽G200a内,形成有沿Z方向及X方向延伸的构造体200a。构造体200a利用配备在沟槽G200a的侧面、底面及上表面并沿Z方向及X方向延伸的氧化硅(SiO2)等氧化膜200aI、与配备在氧化膜200aI内并沿Z方向及X方向延伸的包含钨(W)的金属层200aW构成。此外,金属层200aW利用无图示的导电线等接地。
配备在沟槽G200a的一侧面(导电层连接小区域r110侧的侧面)的氧化膜200aI设置在导电层连接小区域r110的多个绝缘层101及多个导电层110、与金属层200aW之间。配备在沟槽G200a的另一侧面(接点连接小区域r300侧的侧面)的氧化膜200aI设置在接点连接小区域r300的多个绝缘层101及多个绝缘层110A、与金属层200aW之间。
在以如图26所示的Y-Z剖面观察时,构造体200a以随着向Z方向下方延伸而Y方向的宽度慢慢变小的方式构成。因此,构造体200a的上端部的Y方向的宽度W200aU大于构造体200a的下端部的宽度w200aL。
此外,所述“构造体200a的上端部”是在构造体200a中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“构造体200a的下端部”是在构造体200a中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最上层的导电层110对向的位置并位于它下方的位置的部分。
[支持部件400a的构造]
在交替积层多个绝缘层101及多个导电层110而成的导电层连接小区域r110(图27)、或交替积层多个绝缘层101及多个绝缘层110A而成的接点连接小区域r300(图26),形成有如图27所示的沿Z方向延伸的孔H400aL、H400aU。孔H400aL、H400aU沿着Z方向连通,孔H400aL形成于存储器单元阵列层LMCA1,孔H400aU形成于存储器单元阵列层LMCA2。在孔H400aL、H400aU内,形成有沿Z方向延伸的支持部件400a。支持部件400a利用配备在孔H400aL、H400aU的内周面、底面及上表面并沿Z方向延伸的氧化硅(SiO2)等氧化膜400aI、与配备在氧化膜400aI内并沿Z方向延伸的包含钨(W)的金属层400aW构成。
支持部件400a具备存储器单元阵列层LMCA1所包含的支持部件区域400aL、与存储器单元阵列层LMCA2所包含的支持部件区域400aU。另外,支持部件400a具备设置于支持部件区域400aL及支持部件区域400aU之间的支持部件区域400aJ。支持部件区域400aJ设置在存储器单元阵列层LMCA1所包含的多个导电层110上方,并设置在存储器单元阵列层LMCA2所包含的多个导电层110下方。
此外,图27所示的支持部件400a的Y-Z剖面形状及径向的宽度成为与图7所示的支持部件400的Y-Z剖面形状及径向的宽度大致同样的形状。
此外,支持部件区域400aL的上端部的径向的宽度W400aLU、与支持部件区域400aU的上端部的径向的宽度W400aUU为相同程度。另外,支持部件区域400aL的下端部的径向的宽度W400aLL、与支持部件区域400aU的下端部的径向的宽度W400aUL为相同程度。支持部件区域400aJ的径向的宽度W400aJ大于支持部件区域400aL的上端部的径向的宽度W400aLU、或支持部件区域400aU的上端部的径向的宽度W400aUU。
此外,所述“支持部件区域400aL的上端部”是在支持部件区域400aL中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“支持部件区域400aU的上端部”是在支持部件区域400aU中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最上层的导电层110对向的位置并位于它上方的位置的部分。另外,“支持部件区域400aL的下端部”是在支持部件区域400aL中,包含与存储器单元阵列层LMCA1所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。另外,“支持部件区域400aU的下端部”是在支持部件区域400aU中,包含与存储器单元阵列层LMCA2所包含的多个导电层110中最下层的导电层110对向的位置并位于它下方的位置的部分。
[制造方法]
接下来,参考图28~图40,对第2实施方式的半导体存储装置的制造方法进行说明。图28及图35是用于对所述制造方法进行说明的示意性剖视图,表示与第1实施方式的图3所示的部分对应的第2实施方式的部分的剖面。图29~图33是用于对所述制造方法进行说明的示意性剖视图,表示与图27对应的剖面。图34、图36~图40是用于对所述制造方法进行说明的示意性剖视图,表示与图26对应的剖面。此外,关于第2实施方式的半导体存储装置的制造方法的步骤中与第1实施方式的半导体存储装置的制造方法的步骤同样的步骤,省略说明。
在第2实施方式的半导体存储装置的制造方法中,执行第1实施方式的半导体存储装置的制造方法所包含的步骤中直到参考图14说明的步骤。但,在与支持部件400对应的孔H400L中形成非晶硅膜120A而非氧化硅(SiO2)等绝缘膜。另外,在形成存储器孔MHL、MHU时,不形成沟槽G200L、G200U。
接下来,如图28所示,在最上层的绝缘层101的上表面形成氧化硅(SiO2)等绝缘层500,使存储器孔MHU闭塞。例如通过CVD等方法进行所述步骤。
接下来,例如图29所示,在与支持部件400对应的位置形成孔H400aU,去除孔H400aL内部的非晶硅膜120A,在最上层的绝缘层101的上表面形成氧化硅(SiO2)等绝缘层500,使存储器孔MHU闭塞。例如通过CVD等方法进行所述步骤。
接下来,如图30所示,去除绝缘层500中与孔H400aL、H400aU对应的部分。例如通过湿蚀刻等进行所述步骤。
接下来,如图31所示,在孔H400aL、H400aU的内周面及底面、以及绝缘层500的上表面形成氧化硅(SiO2)等氧化膜400aI。另外,在氧化膜400aI的内周面及上表面,形成包含钨(W)的金属层400aW。例如通过CVD等方法进行所述步骤。
接下来,如图32所示,去除形成在绝缘层500的上表面、及孔H400aU的上端开口部分的氧化膜400aI及金属层400aW。由此金属层400aW的上表面露出。例如通过RIE等方法进行所述步骤。
接下来,如图33所示,在金属层400aW的上表面,形成氧化膜400aI。这样,形成支持部件400a。
接下来,通过RIE等方法去除图28及图33等所示的绝缘层500。
接下来,执行第1实施方式的半导体存储装置的制造方法所包含的步骤中参考图15说明的步骤。
接下来,执行在第1实施方式的半导体存储装置的制造方法所包含的步骤中参考图17说明的步骤。此时,如图34所示,在与构造体200a对应的位置,形成沿Z方向及X方向延伸并贯通绝缘层101及绝缘层110A的沟槽G200a。
接下来,如图35及图36所示,在最上层的绝缘层101的上表面形成氧化硅(SiO2)等绝缘层510,使沟槽G200a及沟槽G140闭塞。例如通过CVD等方法进行所述步骤。
接下来,如图37所示,去除绝缘层510中与沟槽G200a对应的部分。例如通过RIE等进行所述步骤。
接下来,如图38所示,在沟槽G200a的侧面及底面、绝缘层510的上表面,形成氧化硅(SiO2)等氧化膜200aI。另外,在氧化膜200aI的侧面及上表面,形成包含钨(W)的金属层200aW。例如通过CVD等方法进行所述步骤。
接下来,如图39所示,去除形成在绝缘层510的上表面、及沟槽G200a的上端开口部分的氧化膜200aI及金属层200aW。由此金属层200aW的上表面露出。例如通过RIE等方法进行所述步骤。
接下来,如图40所示,在金属层200aW的上表面,形成氧化膜200aI。这样,形成构造体200a。
接下来,去除绝缘层510。例如通过湿蚀刻等进行所述步骤。
之后,通过执行第1实施方式的半导体存储装置的制造方法所包含的步骤中参考图18~图24说明的步骤,制造第2实施方式的半导体存储装置。
[第2实施方式的效果]
在第2实施方式中,如上所述,构造体200a具有包含钨(W)的金属层200aw,支持部件400a具有包含钨(W)的金属层400aw。构成金属层200aw及金属层400aw的钨(W)具有杨氏模量较大的高刚性的特征,且具有熔点较高的高耐热性的特征。
这样,构造体200a及支持部件400a具有高刚性的特征。因此,在第2实施方式的半导体存储装置中,能够抑制产生如上所述的“扭曲”。结果,能够较好地制造第2实施方式的半导体存储装置。
另外,因为构造体200a及支持部件400a具有高耐热性的特征,所以例如图24所示,构造体200a及支持部件400a能够充分忍耐通过CVD等方法形成导电层110时的热。由此,能够较好地制造第2实施方式的半导体存储装置。
[变化例]
此外,例如参考图2等说明般,在第1实施方式中,排列于Y方向的一对构造体200在以XY平面观察时相互分开。同样地,在第2实施方式中,排列于Y方向的一对构造体200a在以XY平面观察时相互分开。然而,此种配置只为例示,能够适当变更具体的配置。例如,在以XY平面观察时,排列于Y方向的一对构造体200可在一端及另一端相互连接。同样地,排列于Y方向的一对构造体200a也可在一端及另一端相互连接。在此种情况下,能够使贯通接点300相对于例如半导体层120电磁屏蔽,并能够使电特性提高。
[其它]
虽已说明本实用新型的若干个实施方式,但所述实施方式是作为例而提示的,并非意在限定实用新型的范围。所述新颖的实施方式可用其它各种方式实施,在不脱离实用新型主旨的范围内,可进行各种省略、置换、变更。所述实施方式或它的变化包含在实用新型范围或主旨内,且包含在权利要求书所记载的实用新型与它均等的范围内。
[符号的说明]
100:半导体衬底
110:导电层
120:半导体层
130:栅极绝缘膜
140:块间构造
200:构造体
400:支持部件。
Claims (5)
1.一种半导体存储装置,其特征在于具备:
具有排列于第1方向的第1区域及第2区域的衬底;且
所述第1区域具备:
多个第1字线层,积层于与所述衬底的表面交叉的第2方向;
第1半导体层,沿所述第2方向延伸,具有与所述多个第1字线层对向的外周面;及
第1电荷蓄积膜,设置于所述多个第1字线层、与所述第1半导体层之间;且
所述第2区域具备:
所述多个第1字线层的一部分,积层于所述第2方向;
多个第1绝缘层,在与所述第1方向及所述第2方向交叉的第3方向上与所述多个第1字线层分开,并积层于所述第2方向;
第1接点,沿所述第2方向延伸,并具有与所述多个第1绝缘层对向的外周面;
第2半导体层,设置于所述多个第1字线层及所述多个第1绝缘层之间,并沿所述第1方向及所述第2方向延伸;及
第2电荷蓄积膜,设置于所述多个第1绝缘层、与所述第2半导体层之间。
2.根据权利要求1所述的半导体存储装置,其特征在于具备:
比所述多个第1字线层距所述衬底更远的多个第2字线层;且
所述第1半导体层具备:
第1部分,沿所述第2方向延伸,并与所述多个第1字线层对向;
第2部分,沿所述第2方向延伸,并与所述多个第2字线层对向;及
第3部分,连接于所述第1部分及所述第2部分;且
所述第3部分的所述第3方向的宽度大于所述第1部分及所述第2部分的所述第3方向的宽度;且
所述第2半导体层具备:
第4部分,沿所述第2方向延伸,并与所述多个第1字线层对向;
第5部分,沿所述第2方向延伸,并与所述多个第2字线层对向;及
第6部分,连接于所述第4部分及所述第5部分;且
所述第6部分的所述第3方向的宽度大于所述第4部分及所述第5部分的所述第3方向的宽度。
3.根据权利要求1或2所述的半导体存储装置,其特征在于
如果将所述多个第1字线层中的一个的所述第2方向的位置设为第1位置,
将所述第1半导体层的所述第1位置的所述第3方向的宽度设为第1宽度,
将所述第2半导体层的所述第1位置的所述第3方向的宽度设为第2宽度,
那么所述第2宽度大于所述第1宽度的0.5倍,且小于所述第1宽度的2.0倍。
4.根据权利要求1或2所述的半导体存储装置,其特征在于具备:
电连接于所述第2半导体层的第1布线。
5.一种半导体存储装置,其特征在于具备:
具有排列于第1方向的第1区域及第2区域的衬底:且
所述第1区域具备:
多个第1字线层,积层于与所述衬底的表面交叉的第2方向;
第1半导体层,沿所述第2方向延伸,并具有与所述多个第1字线层对向的外周面;
第1电荷蓄积膜,设置于所述多个第1字线层、与所述第1半导体层之间;且
所述第2区域具备:
所述多个第1字线层的一部分,积层于所述第2方向;
多个第1绝缘层,在与所述第1方向及所述第2方向交叉的第3方向上与所述多个第1字线层分开,并积层于所述第2方向;
第1接点,沿所述第2方向延伸,具有与所述多个第1绝缘层对向的外周面;
第1导电层,设置于所述多个第1字线层及所述多个第1绝缘层之间,并沿所述第1方向及所述第2方向延伸;
第2绝缘层,设置于所述第1导电层及所述多个第1字线层之间;及
第3绝缘层,设置于所述第1导电层及所述多个第1绝缘层之间。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021-036035 | 2021-03-08 | ||
JP2021036035A JP2022136434A (ja) | 2021-03-08 | 2021-03-08 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN215771144U true CN215771144U (zh) | 2022-02-08 |
Family
ID=80105674
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110804892.0A Pending CN115036320A (zh) | 2021-03-08 | 2021-07-16 | 半导体存储装置 |
CN202121619579.1U Active CN215771144U (zh) | 2021-03-08 | 2021-07-16 | 半导体存储装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110804892.0A Pending CN115036320A (zh) | 2021-03-08 | 2021-07-16 | 半导体存储装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220285379A1 (zh) |
JP (1) | JP2022136434A (zh) |
CN (2) | CN115036320A (zh) |
TW (1) | TWI837487B (zh) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9698156B2 (en) * | 2015-03-03 | 2017-07-04 | Macronix International Co., Ltd. | Vertical thin-channel memory |
US9589979B2 (en) * | 2014-11-19 | 2017-03-07 | Macronix International Co., Ltd. | Vertical and 3D memory devices and methods of manufacturing the same |
US9401371B1 (en) * | 2015-09-24 | 2016-07-26 | Macronix International Co., Ltd. | Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash |
US9818759B2 (en) * | 2015-12-22 | 2017-11-14 | Sandisk Technologies Llc | Through-memory-level via structures for a three-dimensional memory device |
JP2018049968A (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | 集積回路装置及びその製造方法 |
US10056399B2 (en) * | 2016-12-22 | 2018-08-21 | Sandisk Technologies Llc | Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same |
US20180269222A1 (en) * | 2017-03-17 | 2018-09-20 | Macronix International Co., Ltd. | 3d memory device with layered conductors |
US20180331117A1 (en) * | 2017-05-12 | 2018-11-15 | Sandisk Technologies Llc | Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof |
KR102416099B1 (ko) * | 2018-03-28 | 2022-07-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법 |
JP2020150073A (ja) * | 2019-03-12 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
-
2021
- 2021-03-08 JP JP2021036035A patent/JP2022136434A/ja active Pending
- 2021-07-01 TW TW110124274A patent/TWI837487B/zh active
- 2021-07-16 CN CN202110804892.0A patent/CN115036320A/zh active Pending
- 2021-07-16 CN CN202121619579.1U patent/CN215771144U/zh active Active
- 2021-08-10 US US17/398,398 patent/US20220285379A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20220285379A1 (en) | 2022-09-08 |
JP2022136434A (ja) | 2022-09-21 |
TW202236602A (zh) | 2022-09-16 |
CN115036320A (zh) | 2022-09-09 |
TWI837487B (zh) | 2024-04-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |