CN214122753U - 一种多通道的射频直采*** - Google Patents

Abstract

本实用新型提供了一种多通道的射频直采***，包括数字处理单元、AD信号采集单元以及时钟单元，数字处理单元分别连接AD信号采集单元以及时钟单元，数字处理单元包括FPGA芯片以及分别与FPGA芯片连接的DSP处理器、多个高速ADC片、收发光模块以及24路发射光模块，ARM处理器连接DSP处理器，AD信号采集单元包括多个信号采集通道,信号采集通道包括依次连接的采集接口以及巴伦匹配电路，巴伦匹配电路的输出端连接高速ADC片，时钟单元包括时钟芯片了，时钟芯片分别连接高速ADC片，FPGA芯片还连接有第一内存模块、触发输出模块以及触发输入模块，本实用新型能够实现同步采集以及同步传输且数据传输速度快，集成度高。

Description

一种多通道的射频直采***

技术领域

本实用新型涉及射频信号采集技术领域，具体而言，涉及一种多通道的射频直采***。

背景技术

多通道ADC和FPGA的同步采集处理卡***主要应用于阵列信号处理、多通道无线电监测测向***、通信雷达测试仪器等需要多路数据同步采集处理的场合，这些应用中要求采集处理板具有高速高精度的数据采集能力，能够同步采集多路输入信号，并进行高速数据处理和高速数据传输。

当前业内大多数采集处理板都是由1～2片ADC和FPGA芯片构建的，存在采样率低、不能适应多路同步高速高精度采集和存储、传输带宽小、信号处理和数据处理能力差等缺点。

实用新型内容

本实用新型的目的在于提供一种多通道的射频直采***，其采用6U的VPX外形结构，能够实现同步采集及同步传输，通过连接24通道发射光模块以及收发一体光模块使得数据传输速率高达10Gbps，数据传输快且集成度高。

本实用新型的实施例通过以下技术方案实现：

一种多通道射频直采***，包括数字处理单元、AD信号采集单元以及时钟单元，所述AD信号采集单元以及时钟单元分别与所述数字处理单元连接，所述数字处理单元包括ARM处理器、FPGA芯片、DSP处理器、多个高速ADC片、收发光模块以及24路发射光模块，所述FPGA芯片分别连接所述ARM处理器、DSP处理器、高速ADC片、收发光模块以及24路发射光模块，所述ARM处理器连接所述DSP处理器，所述AD信号采集单元包括多个信号采集通道，所述信号采集通道包括依次连接的采集接口以及巴伦匹配电路，所述巴伦匹配电路的输出端连接所述高速ADC片，所述时钟单元包括时钟芯片，所述时钟芯片分别连接所述高速ADC片。

优选地，所述FPGA芯片还连接有第一内存模块，所述第一内存模块包括多个DDR4内存，所述DDR4内存分别连接所述FPGA芯片。

优选地，所述FPGA芯片还分别连接有触发输出模块以及触发输入模块，所述触发输出模块的输出端连接有触发输出接口，所述触发输入模块的输入端连接有触发输入接口。

优选地，所述DSP处理器还分别连接有第一以太网收发机、第二以太网收发机、线驱动器、四总线缓冲器、SPI闪存器、NOR闪存器以及第二内存模块，所述第二内存模块包括DD3内存以及ECC内存，所述第一以太网收发机连接有第一网口通信接口，所述第二以太网收发机连接有第二网口通信接口，所述线驱动器以及四总线缓冲器分别连接信号调试接口。

优选地，所述数字处理单元还包括时钟驱动电路，所述时钟驱动电路包括依次连接的晶振、时钟分布模块、时钟发生器以及时钟驱动模块，所述时钟分布模块还分别连接所述ARM处理器、第一以太网收发机以及第二以太网收发机，所述时钟发生器还连接所述DSP处理器，所述时钟驱动模块还分别连接所述FPGA芯片以及收发光模块。

优选地，所述ARM处理器还连接有I2C多路复用开关，所述I2C多路复用开关连接有数字温度传感器。

优选地，所述数字处理单元还包括电源模块，所述电源模块的输入端连接电源输入接口，所述电源模块的输出端连接所述ARM处理器。

优选地，所述数字处理单元还包括RapidIO芯片，所述RapidIO芯片分别连接所述FPGA芯片、DSP处理器、时钟发生器以及高速信号传输接口。

优选地，所述时钟芯片分别连接有混频器、功分放大器以及压控振荡器，所述混频器的输入端分别连接有采集同步输入接口以及晶体振荡器，所述功分放大器的输入端连接时钟输入接口，所述功分放大器的输出端连接时钟芯片以及时钟输出接口。

优选地，所述收发光模块与Cage光口连接，所述24路发射光模块与MPT光口连接，所述ARM处理器分别连接百兆网口以及USB接口。

本实用新型实施例的技术方案至少具有如下优点和有益效果：

1.本实用新型采用多个信号采集通道采集AD信号，能够实现同步采集以及同步传输；

2.本实用新型具有收发光模块以及24路发射光模块，可实现10Gbps数据传输，数据传输快；

3.本实用新型的DSP处理器具有千兆网功能，可用于数据的注入以及接收，也可实现数据传输和通信功能

本实用新型设计合理、结构简单，集成度高、实用性强。

附图说明

图1为本实用新型实施例1提供的多通道的射频直采***的结构示意图；

图2为本实用新型实施例1提供的AD信号采集单元的结构示意图；

图3为本实用新型实施例1提供的DSP处理器的结构示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

实施例1

如图1-3所示，一种多通道射频直采***，包括数字处理单元、AD信号采集单元以及时钟单元，所述AD信号采集单元以及时钟单元分别与所述数字处理单元连接，所述数字处理单元包括ARM处理器、FPGA芯片、DSP处理器、多个高速ADC片、收发光模块以及24路发射光模块，所述FPGA芯片分别连接所述ARM处理器、DSP处理器、高速ADC片、收发光模块以及24路发射光模块，所述ARM处理器连接所述DSP处理器，所述AD信号采集单元包括多个信号采集通道，所述信号采集通道包括依次连接的采集接口以及巴伦匹配电路，所述巴伦匹配电路的输出端连接所述高速ADC片，所述时钟单元包括时钟芯片，所述时钟芯片分别连接所述高速ADC片。

AD信号采集单元用于采集AD信号，并向数字处理单元传输AD信号，巴伦匹配电路用于将单端信号转换为差分信号，再输入高速ADC片，高速ADC片将采样的差分信号传输至FPGA芯片中进行储存处理以及转发给DSP处理器进行信号处理。每个高速ADC片分别接收来自两个信号采集通道采集变换的差分信号，时钟芯片为每个高速ADC片分别提供采样时钟以及参考时钟。在本实施例中，具体有八个信号采集通道以及4个高速ADC片。

所述FPGA芯片还连接有第一内存模块，所述第一内存模块包括多个DDR4内存，所述DDR4内存分别连接所述FPGA芯片。具体的DDR4内存的内存值为2GB。在本实施例中DDR4的个数为四个。

所述FPGA芯片还分别连接有触发输出模块以及触发输入模块，所述触发输出模块的输出端连接有触发输出接口，所述触发输入模块的输入端连接有触发输入接口。

所述DSP处理器还分别连接有第一以太网收发机、第二以太网收发机、线驱动器、四总线缓冲器、SPI闪存器、NOR闪存器以及第二内存模块，所述第二内存模块包括DD3内存以及ECC内存，所述第一以太网收发机连接有第一网口通信接口，所述第二以太网收发机连接有第二网口通信接口，所述线驱动器以及四总线缓冲器分别连接信号调试接口。具体的，DDR3内存的内存值为2GB，ECC内存的内存值为4GB。

所述数字处理单元还包括时钟驱动电路，所述时钟驱动电路包括依次连接的晶振、时钟分布模块、时钟发生器以及时钟驱动模块，所述时钟分布模块还分别连接所述ARM处理器、第一以太网收发机以及第二以太网收发机，所述时钟发生器还连接所述DSP处理器，所述时钟驱动模块还分别连接所述FPGA芯片以及收发光模块。具体的，晶振采用100MHz，第一以太网收发机以及第二以太网收发机用于以太网网口通信。

所述ARM处理器还连接有I2C多路复用开关，所述I2C多路复用开关连接有数字温度传感器。I2C多路复用开关用于扩展ARM处理器的I2C通道数，数字温度传感器用于检测ARM处理器的温度。

所述数字处理单元还包括电源模块，所述电源模块的输入端连接电源输入接口，所述电源模块的输出端连接所述ARM处理器。

所述数字处理单元还包括RapidIO芯片，所述RapidIO芯片分别连接所述FPGA芯片、DSP处理器、时钟发生器以及高速信号传输接口。RapidIO芯片用于在背板、FPGA芯片以及DSP处理器之间进行高速数据传播。

所述时钟芯片分别连接有混频器、功分放大器以及压控振荡器，所述混频器的输入端分别连接有采集同步输入接口以及晶体振荡器，所述功分放大器的输入端连接时钟输入接口，所述功分放大器的输出端连接时钟芯片以及时钟输出接口。

所述收发光模块与Cage光口连接，所述24路发射光模块与MPT光口连接，所述ARM处理器分别连接百兆网口以及USB接口。

以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种多通道射频直采***，其特征在于，包括数字处理单元、AD信号采集单元以及时钟单元，所述AD信号采集单元以及时钟单元分别与所述数字处理单元连接，所述数字处理单元包括ARM处理器、FPGA芯片、DSP处理器、多个高速ADC片、收发光模块以及24路发射光模块，所述FPGA芯片分别连接所述ARM处理器、DSP处理器、高速ADC片、收发光模块以及24路发射光模块，所述ARM处理器连接所述DSP处理器，所述AD信号采集单元包括多个信号采集通道，所述信号采集通道包括依次连接的采集接口以及巴伦匹配电路，所述巴伦匹配电路的输出端连接所述高速ADC片，所述时钟单元包括时钟芯片，所述时钟芯片分别连接所述高速ADC片。

2.根据权利要求1所述的多通道射频直采***，其特征在于，所述FPGA芯片还连接有第一内存模块，所述第一内存模块包括多个DDR4内存，所述DDR4内存分别连接所述FPGA芯片。

3.根据权利要求1所述的多通道射频直采***，其特征在于，所述FPGA芯片还分别连接有触发输出模块以及触发输入模块，所述触发输出模块的输出端连接有触发输出接口，所述触发输入模块的输入端连接有触发输入接口。

4.根据权利要求1所述的多通道射频直采***，其特征在于，所述DSP处理器还分别连接有第一以太网收发机、第二以太网收发机、线驱动器、四总线缓冲器、SPI闪存器、NOR闪存器以及第二内存模块，所述第二内存模块包括DD3内存以及ECC内存，所述第一以太网收发机连接有第一网口通信接口，所述第二以太网收发机连接有第二网口通信接口，所述线驱动器以及四总线缓冲器分别连接信号调试接口。

5.根据权利要求4所述的多通道射频直采***，其特征在于，所述数字处理单元还包括时钟驱动电路，所述时钟驱动电路包括依次连接的晶振、时钟分布模块、时钟发生器以及时钟驱动模块，所述时钟分布模块还分别连接所述ARM处理器、第一以太网收发机以及第二以太网收发机，所述时钟发生器还连接所述DSP处理器，所述时钟驱动模块还分别连接所述FPGA芯片以及收发光模块。

6.根据权利要求1所述的多通道射频直采***，其特征在于，所述ARM处理器还连接有I2C多路复用开关，所述I2C多路复用开关连接有数字温度传感器。

7.根据权利要求1所述的多通道射频直采***，其特征在于，所述数字处理单元还包括电源模块，所述电源模块的输入端连接电源输入接口，所述电源模块的输出端连接所述ARM处理器。

8.根据权利要求5所述的多通道射频直采***，其特征在于，所述数字处理单元还包括RapidIO芯片，所述RapidIO芯片分别连接所述FPGA芯片、DSP处理器、时钟发生器以及高速信号传输接口。

9.根据权利要求1所述的多通道射频直采***，其特征在于，所述时钟芯片分别连接有混频器、功分放大器以及压控振荡器，所述混频器的输入端分别连接有采集同步输入接口以及晶体振荡器，所述功分放大器的输入端连接时钟输入接口，所述功分放大器的输出端连接时钟芯片以及时钟输出接口。

10.根据权利要求1所述的多通道射频直采***，其特征在于，所述收发光模块与Cage光口连接，所述24路发射光模块与MPT光口连接，所述ARM处理器分别连接百兆网口以及USB接口。

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