CN213634464U - 一种基于PowerPC的主备双机切换控制*** - Google Patents
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Abstract
一种基于PowerPC的主备双机切换控制***，包括主控单元、备控单元和共用单元，主控单元包括主控处理器、主控FPGA、主控NOR FLASH、主控存储器和主控外设接口，备控单元包括备控处理器、备控FPGA、备控NOR FLASH、备控存储器和备控外设接口，共用单元包括共用FPGA、前面板调试连接器和LRM背板连接器；主控FPGA和备控FPGA均连接到共用单元的共用FPGA上，主控FPGA和备控FPGA连接，主控处理器和备控处理器均连接到共用FPGA上，主控处理器和备控处理器连接，主控处理器、备控处理器、主控FPGA、备控FPGA和共用FPGA分别连接到前面板调试连接器，主控FPGA、备控FPGA和共用FPGA分别连接到LRM背板连接器。
Description
技术领域
本实用新型涉及控制***领域，特别涉及一种基于PowerPC的主备双机切换控制***。
背景技术
在嵌入式计算机领域的控制***中，由于工作环境等外界因素复杂，可能因设备故障、操作***故障、软件***故障等导致***瘫痪。同时，对嵌入式***的维护也耗时费力，一旦出现故障，不易恢复。想要提高嵌入式***的可靠性，通常采用冗余***的设计，提高***的容灾能力。
目前常用的主备双机切换控制***采用两台计算机，一台作为主控制器，运行操作***及应用程序实现对外部接口及设备的控制。另一台作为备控制器，运行与主控制器相同的操作***及应用程序，但处于待机模式。在侦测到主控制器运行出现故障时，激活备控制器运行。在切换过程中，基于软件控制的切换过程在速度上通常达不到***的要求，使得***整体出现较大的空窗期，难以保证***持续稳定工作。
实用新型内容
本实用新型的目的在于：提供了一种基于PowerPC的主备双机切换控制***，利用PowerPC处理器强大的运算、控制能力，丰富的对外接口，结合FPGA实现的组合逻辑电路，在提供高性能嵌入式计算机***控制能力的同时，还具备对外各接口进行快速切换的能力，解决了上述问题。
本实用新型采用的技术方案如下：
一种基于PowerPC的主备双机切换控制***，包括主控单元、备控单元和共用单元，所述主控单元包括主控处理器、主控FPGA、主控NOR FLASH、主控存储器和主控外设接口，所述备控单元包括备控处理器、备控FPGA、备控NOR FLASH、备控存储器和备控外设接口，所述共用单元包括共用FPGA、前面板调试连接器和LRM背板连接器；
在所述主控单元中，主控处理器为基于PowerPC处理器架构的P2020处理器，所述主控NOR FLASH、主控外设接口分别挂载到主控处理器的LocalBus总线，所述主控FPGA连接到主控处理器，所述主控存储器挂载到主控处理器的DDR控制器接口；
在所述备控单元中，备控处理器为基于PowerPC处理器架构的P2020处理器，所述备控NOR FLASH、备控外设接口分别挂载到备控处理器的LocalBus总线，所述备控FPGA连接到备控处理器，所述备控存储器挂载到备控处理器的DDR控制器接口；
所述主控FPGA和备控FPGA均连接到共用单元的共用FPGA上，主控FPGA和备控FPGA连接，所述主控处理器和备控处理器均连接到共用FPGA上，主控处理器和备控处理器连接，所述主控处理器、备控处理器、主控FPGA、备控FPGA和共用FPGA分别连接到前面板调试连接器，所述主控FPGA、备控FPGA和共用FPGA分别连接到LRM背板连接器。
为了更好地实现本方案，进一步地，所述主控处理器与备控处理器之间通过串口连接，主控处理器将心跳数据主动发送给备控处理器，在主控处理器检测到自身异常时，通过串口通知备控处理器接管***。
为了更好地实现本方案，进一步地，所述主控处理器以一定周期，持续写入心跳数据到备控单元的备控FPGA，备控处理器从备控单元的备控FPGA读取被动心跳信号，判断主控处理器工作状态，在发现异常时接管***。
为了更好地实现本方案，进一步地，所述主控单元还包括主控时钟，备控单元还包括备控时钟，所述主控单元和备控单元独立的连接到不同的电源。
为了更好地实现本方案，进一步地，所述主控单元还包括主控子卡连接器，备控单元还包括备控子卡连接器，共用单元还包括共用子卡连接器和离散接口，所述主控FPGA通过主控子卡连接器连接到LRM背板连接器，所述备控FPGA通过备控子卡连接器连接到LRM背板连接器，所述主控FPGA和备控FPGA分别连接到离散接口，所述主控FPGA和备控FPGA分别连接到共用子卡连接器，所述共用子卡连接器和离散接口连接到LRM背板连接器。
本方案基于PowerPC处理器架构的P2020处理器，该处理器包含两个高性能PowerPC架构e500v2内核，具备32K字节的一级指令缓存和32K字节的一级数据缓存，处理器集成了512K字节的二级缓存，同时，还具备2路串口、3路千兆以太网等接口，该处理器为控制***提供强大的运算能力和丰富的外设接口；并且使用例如XC7A200T的FPGA，实现高速的组合逻辑电路，FPGA具备稳定高效的接口切换功能，配合PowerPC强大的运算能力，实现***状态的检测和心跳信号的处理功能，***的持续工作能力和稳定性大大领先于普通的嵌入式计算机***。
综上所述，由于采用了上述技术方案，本实用新型的有益效果是：
1.本实用新型所述的一种基于PowerPC的主备双机切换控制***，利用PowerPC处理器强大的运算、控制能力，丰富的对外接口，结合FPGA实现的组合逻辑电路，提供高性能嵌入式计算机***的主备双机控制能力；
2.本实用新型所述的一种基于PowerPC的主备双机切换控制***，利用PowerPC处理器强大的运算、控制能力，丰富的对外接口，结合FPGA实现的组合逻辑电路，在提供高性能嵌入式计算机***主备双机控制能力的同时，还具备对外各接口进行快速切换的能力。
附图说明
为了更清楚地说明本技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图，其中：
图1是本实用新型的***设计框图；
图2是本实用新型的***电路连接示意图；
图3是本实用新型的NOR FLASH电路连接示意图；
图4是本实用新型的处理器和存储器连接示意图；
图5是本实用新型的外设接口的RS485部分连接示意图；
图6是本实用新型的外设接口的1553B部分连接示意图。
具体实施方式
为了更清楚地说明本实用新型实施例的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本实用新型中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
下面结合图1至图6对本实用新型作详细说明。
实施例1
一种基于PowerPC的主备双机切换控制***，如图1、图2，包括主控单元、备控单元和共用单元，所述主控单元包括主控处理器、主控FPGA、主控NOR FLASH、主控存储器和主控外设接口，所述备控单元包括备控处理器、备控FPGA、备控NOR FLASH、备控存储器和备控外设接口，所述共用单元包括共用FPGA、前面板调试连接器和LRM背板连接器；
在所述主控单元中，主控处理器为基于PowerPC处理器架构的P2020处理器，所述主控NOR FLASH、主控外设接口分别挂载到主控处理器的LocalBus总线，所述主控FPGA连接到主控处理器，所述主控存储器挂载到主控处理器的DDR控制器接口；
在所述备控单元中，备控处理器为基于PowerPC处理器架构的P2020处理器，所述备控NOR FLASH、备控外设接口分别挂载到备控处理器的LocalBus总线，所述备控FPGA连接到备控处理器，所述备控存储器挂载到备控处理器的DDR控制器接口；
所述主控FPGA和备控FPGA均连接到共用单元的共用FPGA上，主控FPGA和备控FPGA连接，所述主控处理器和备控处理器均连接到共用FPGA上，主控处理器和备控处理器连接，所述主控处理器、备控处理器、主控FPGA、备控FPGA和共用FPGA分别连接到前面板调试连接器，所述主控FPGA、备控FPGA和共用FPGA分别连接到LRM背板连接器。
工作原理：本方案基于PowerPC处理器架构的P2020处理器，如图3，该处理器包含两个高性能PowerPC架构e500v2内核，具备32K字节的一级指令缓存和32K字节的一级数据缓存，处理器集成了512K字节的二级缓存，同时，还具备2路串口、3路千兆以太网等接口，该处理器为控制***提供强大的运算能力和丰富的外设接口。
本实施例使用例如XC7A200T的FPGA，XC7A200T具有13Mb BRAM，740DSP片，929GMAC/s，16个收发器，6.6Gb/s收发器速度，211Gb/s串行带宽。同时，还具备285个输入、输出IO，为各接口进行快速切换提供了充足的性能和IO；实现高速的组合逻辑电路，FPGA具备稳定高效的接口切换功能，配合PowerPC强大的运算能力，实现***状态的检测和心跳信号的处理功能，***的持续工作能力和稳定性大大领先于普通的嵌入式计算机***。
NOR FLASH采用两片128M字节的NOR FLASH，挂载到处理器的LocalBus总线，一片用作存储***镜像和应用程序，一片建立文件***，储存应用数据；存储器采用2GB DDR3存储器，如图4，挂载到处理器DDR控制器接口，作为***运行内存使用，提供软件的执行空间；外设接口主要包括RS485、1553B及离散接口，外设接口的RS485部分如图5，外设接口的1553B部分如图6，挂载到处理器的LocalBus总线，接口信号由组合逻辑控制，连接到外部连接器。
实施例2
本实用新型在上述实施例1的基础上，所述主控处理器与备控处理器之间通过串口连接，主控处理器将心跳数据主动发送给备控处理器，在主控处理器检测到自身异常时，通过串口通知备控处理器接管***。
所述主控处理器以一定周期，持续写入心跳数据到备控单元的备控FPGA，备控处理器从备控单元的备控FPGA读取被动心跳信号，判断主控处理器工作状态，在发现异常时接管***。
所述主控单元还包括主控时钟，备控单元还包括备控时钟，所述主控单元和备控单元独立的连接到不同的电源。
所述主控单元还包括主控子卡连接器，备控单元还包括备控子卡连接器，共用单元还包括共用子卡连接器和离散接口，所述主控FPGA通过主控子卡连接器连接到LRM背板连接器，所述备控FPGA通过备控子卡连接器连接到LRM背板连接器，所述主控FPGA和备控FPGA分别连接到离散接口，所述主控FPGA和备控FPGA分别连接到共用子卡连接器，所述共用子卡连接器和离散接口连接到LRM背板连接器。
工作原理：如图1-图6，该***的工作原理为：基于NOR FLASH引导PowerPC，在上电后，PowerPC自动读取存放于NOR FLASH中的BootLoader镜像并引导PowerPC进入预设定状态，通过CMD Line可进行参数配置和调试。
PowerPC引导至CMD Line后，通过参数配置，可使用以太网络启动操作***进行调试；调试完成后，将调试好的镜像文件写入NOR FLASH，再通过修改CMD Line参数，配置模块从NOR FLASH启动，实现程序的固化。
PowerPC启动操作***，完成对外设接口进行初始化后，主控制***开始周期自检并发送心跳信号，备控制***监控主控制***运行状态，在监测到异常时接管***控制权。
PowerPC启动操作***后，主、备双机***首先完成外设接口RS485、1553B及离散接口的初始化，初始化后使能主控制***外设接口发送与接收，禁止备控制***外设发送。
主、备双机***外设接口的发送与接收分别由各自的使能开关控制，各个使能开关连接到组合逻辑电路，由组合逻辑电路控制其使能与禁止。
本实施例的其他部分与上述实施例1相同，故不再赘述。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。
Claims (5)
1.一种基于PowerPC的主备双机切换控制***，包括主控单元、备控单元和共用单元，其特征在于：所述主控单元包括主控处理器、主控FPGA、主控NOR FLASH、主控存储器和主控外设接口，所述备控单元包括备控处理器、备控FPGA、备控NOR FLASH、备控存储器和备控外设接口，所述共用单元包括共用FPGA、前面板调试连接器和LRM背板连接器；
在所述主控单元中，主控处理器为基于PowerPC处理器架构的P2020处理器，所述主控NOR FLASH、主控外设接口分别挂载到主控处理器的LocalBus总线，所述主控FPGA连接到主控处理器，所述主控存储器挂载到主控处理器的DDR控制器接口；
在所述备控单元中，备控处理器为基于PowerPC处理器架构的P2020处理器，所述备控NOR FLASH、备控外设接口分别挂载到备控处理器的LocalBus总线，所述备控FPGA连接到备控处理器，所述备控存储器挂载到备控处理器的DDR控制器接口；
所述主控FPGA和备控FPGA均连接到共用单元的共用FPGA上，主控FPGA和备控FPGA连接，所述主控处理器和备控处理器均连接到共用FPGA上，主控处理器和备控处理器连接，所述主控处理器、备控处理器、主控FPGA、备控FPGA和共用FPGA分别连接到前面板调试连接器，所述主控FPGA、备控FPGA和共用FPGA分别连接到LRM背板连接器。
2.根据权利要求1所述的一种基于PowerPC的主备双机切换控制***，其特征在于：所述主控处理器与备控处理器之间通过串口连接，主控处理器将心跳数据主动发送给备控处理器，在主控处理器检测到自身异常时，通过串口通知备控处理器接管***。
3.根据权利要求1所述的一种基于PowerPC的主备双机切换控制***，其特征在于：所述主控处理器以一定周期，持续写入心跳数据到备控单元的备控FPGA，备控处理器从备控单元的备控FPGA读取被动心跳信号，判断主控处理器工作状态，在发现异常时接管***。
4.根据权利要求1所述的一种基于PowerPC的主备双机切换控制***，其特征在于：所述主控单元还包括主控时钟，备控单元还包括备控时钟，所述主控单元和备控单元独立的连接到不同的电源。
5.根据权利要求1所述的一种基于PowerPC的主备双机切换控制***，其特征在于：所述主控单元还包括主控子卡连接器，备控单元还包括备控子卡连接器，共用单元还包括共用子卡连接器和离散接口，所述主控FPGA通过主控子卡连接器连接到LRM背板连接器，所述备控FPGA通过备控子卡连接器连接到LRM背板连接器，所述主控FPGA和备控FPGA分别连接到离散接口，所述主控FPGA和备控FPGA分别连接到共用子卡连接器，所述共用子卡连接器和离散接口连接到LRM背板连接器。
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