CN213602634U - 一种带稳定电平转换器的串并转换电路 - Google Patents

Abstract

本实用新型公开了一种带稳定电平转换器的串并转换电路，包括电平转换单元、电压产生单元、通信单元和上电复位单元；电平转换单元对外部TTL电平转换为适用的稳定的DCFL电平；电压产生单元产生受电源波动较小的稳定电压；通信单元包括若干位由D触发器构成的移位寄存器和若干位由D触发器构成的并行转换器，移位寄存器接收输入的DCFL串口信号，实现串并转换功能，再由并行转换器将转换后的并口信号输出；上电复位单元在断电后重新上电时，实现电平复位。本实用新型芯片具有稳定的电平转换功能和上电复位功能，解决了传统串并转换电路的输入电平转换不稳定、缺少上电复位电路和功耗高等问题，对射频集成芯片性能的开发和批量制造具有十分重要的意义。

Description

一种带稳定电平转换器的串并转换电路

技术领域

本实用新型属于半导体集成电路设计技术领域，尤其涉及一种采用GaAs PHEMT(赝失配高电子迁移率场效应晶体管)工艺制作的带稳定电平转换器的串并转换电路。

背景技术

高速串转并口电路广泛应用于单片微波集成电路的射频控制传输链中。相比于普通的并口控制电路，串并转换电路具有速度快、易处理等优点。单片微波集成电路中的串并转换电路的速度和功耗往往受限于其电平转换模块。随着雷达数字化和单片微波电路的发展，对串并转换的准确度、速度和功耗的要求越来越高。在典型的射频收发***中，外部的串口控制信号通过一个串并转换电路，转换成并口信号，以分别控制单片微波电路中的移相器、衰减器和开关等，串并转换电路中传统的电平转换电路、电压产生电路等电路的实现方法简单，其翻转点模糊、噪声容限低、温漂大和速度慢等缺陷严重限制了电路的波控速度和准确度。

实用新型内容

为解决上述技术问题，本实用新型提供了一种带稳定电平转换器的串并转换电路，通过引入高精比较器、跟随器和滤波器等技术，在增加了电路的功能的同时提高了串并转换的速度和精度。

本实用新型所述的一种带稳定电平转换器的串并转换电路，其采用的技术方案为：包括电平转换单元、电压产生单元、通信单元和上电复位单元，所述电平转换单元的输入端分别连接外部TTL数据、时钟CLK、并行时钟DARY，所述电平转换单元的输出端分别连接所述通信单元，为通信单元提供输入数据和时钟的DCFL数据串口信号；所述电压产生单元的输出端分别与通信单元及上电复位单元的输入端连接，为通信单元及上电复位单元供电；所述上电复位单元的输入端与通信单元输出端连接，其用以在断电后重新上电时，实现电平复位的功能。

所述通信单元包括若干位由D触发器构成的移位寄存器和若干位由D触发器构成的并行转换器，所述移位寄存器用以接收输入的DCFL数据串口信号，将并将上述串口信号转换为并口信号传输给所述并行转换器，所述并行转换器将转换后的并口信号输出；该串并转换电路可转换的位数由通信单元决定，可从个位数拓展至几十、甚至更多位，只需要同时增加移位寄存器位数和并行转换器位数即可。

进一步的，所述电平转换单元包括数据包括数据输入端IN、第一至第九电阻、第一至第五晶体管、第一至第三二极管、电源VEE、地GND和数据输出端OUT；

其中，第一电阻R1的一端与数据输入端IN连接，另一端与第二电阻R2相接后连至第一晶体管Q1的基极；第三电阻R3的一端分别和第四电阻R4和第五电阻R5相连，第四电阻R4的另一端和第一晶体管Q1的集电极相连，第五电阻R5的另一端和第二晶体管Q2的集电极相连后接至第五晶体管Q5的基极；第一晶体管Q1和第二晶体管Q2的发射极相连后接至第三晶体管Q3的集电极；第六电阻R6的一端在连接第四晶体管Q4的基极和集电极后构成偏置电压输入端，接至第三晶体管Q3的基极，第七电阻R7和第八电阻R8相连后构成参考电压输入端，接至第二晶体管Q2的基极；第五晶体管Q5的发射极依次连接第一二极管D1、第二二极管D2、第三二极管D3，再接至第九电阻R9的一端后组成输出端OUT；第一电阻R1、第三电阻R3、第六电阻R6、第七电阻R7的另一端和第五晶体管的集电极相连后接地GND；第二电阻R2、第八电阻R8和第九电阻R9的另一端和第三晶体管Q3、第四晶体管Q4的发射极相连后接至电源VEE。

所述电平转换单元引入比较器概念，对外部TTL电平转换为适用的稳定的低压电平。

进一步的，所述电压产生单元包括第十电阻R10、第十一电阻R11、第十二电阻R12、第六晶体管Q6、电源VEE、地GND和电压输出端VS；

其中，第十电阻R10和第十一电阻R11相连后接至第六晶体管Q6的基极；第六晶体管Q6的发射极和第十二电阻R12相连后组成电压输出端VS；第十电阻R10的另一端和第六晶体管Q6的集电极相连后接地；第十一电阻R11和第十二电阻R12的另一端相连后接电源VEE。

所述电压产生单元引入跟随器概念，用以产生受电源波动较小的稳定电压。

进一步的，所述通信单元包括一个若干位移位寄存器和若干位并行转换器，所述并行转换器包括若干个D触发器，D触发器是两个由第十三电阻R13、第十四电阻R14、第七到第十二晶体管构成的锁存器级联而成；所述移位寄存器是若干个由两个锁存器构成的D触发器级联而成；

其中，数据输入正端INP与第七晶体管Q7的基极连接；数据输入负端INN与第九晶体管Q9的基极连接；时钟CLK和第八晶体管Q8、第十晶体管Q10的基极相连；第十三电阻R13的一端和第七晶体管Q7的集电极连接后，接至第十一晶体管Q11的集电极和第十二晶体管Q12的基极，再引出为数据输出正端OUTP；第七晶体管Q7的发射极与第八晶体管Q8的集电极相连；第十四电阻R14的一端和第九晶体管Q9的集电极连接后，接至第十一晶体管Q11的基极和第十二晶体管Q12的集电极，再引出为数据输出负端OUTN；第九晶体管Q9的发射极与第10晶体管Q10的集电极相连；第十三电阻R13和第十四电阻R14的另一端相连后接至电压产生单元的输出VS；第八晶体管Q8、第十晶体管Q10、第十一晶体管Q11、第十二晶体管Q12的发射极相连后接电源VEE。

进一步的，所述上电复位单元包括第十五R15、第十六电阻R16、第一电容C1、第一反相器N1、第四二极管D4和第十三晶体管Q13；

其中，第十五电阻R15和第一电容C1的上极板连接后，接至第一反相器N1的输入端；第一反相器N1的输出端与第十六电阻R16的一端相连；第十六电阻R16的另一端与第四二极管的正向端相连；第四二极管的负向端与第十三Q13的基极相连；第十三Q13的集电极与数据并行转换器的数据输出正端相连；第十三Q13的发射极和第一电容的下极板相连后接电源VEE，第十五电阻R15的另一端接电压产生单元的输出VS。

本实用新型所述的有益效果为：

1.在普通串并转换电路的基础上，使用了新的电平转换单元，可以稳定地将输入TTL电平转换为可用的负电低压电平，解决了普通串并转换电路电平转换翻转点模糊、噪声容限低和速度慢的问题；

2.改进了电压产生电路，降低了电源纹波和温度变化对输出电压的影响；

3.增加了上电复位功能，解决了传统串并转换电路上电后，输出数据不确定的问题。

附图说明

图1是本实用新型所述串并转换电路***框图。

图2是本实用新型的电平转换单元示意图。

图3是本实用新型的电压产生单元示意图。

图4是本实用新型通信单元的锁存器电路示意图。

图5是本实用新型通信单元的D触发器框图。

图6是本实用新型的上电复位单元示意图。

其中，101-电平转换单元，102-电平转换单元，103-电平转换单元，104-通信单元，105上电复位单元，106-电压产生单元

具体实施方式

为了使本实用新型的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本实用新型作进一步详细的说明。

如图1所示。该带稳定电平转换器的串并转换电路中，包括电平转换单元101、102和103、通信单元104、上电复位单元105和电压产生单元106。以下结合一个具体实施例来详细说明，该实施例中的串并转换位数为8位，对应的移位寄存器是8位，相应的并行转换器也是8位。

如图1所示，电压产生电路为由移位寄存器和并行转换器构成的通信单元和上电复位单元供电；电源上电的短时间内，上电复位电路产生的短暂的复位信号将上电前通信单元不确定的数据输出，拉至确定的低电位，完成上电复位功能；正常供电后，需要转换的数据和时钟从外部输入后，均经过电平转换单元，转换为可用的负电低压数据和时钟，接入通信单元，由其完成串并转换的功能。

对于电平转换单元而言，是将外部的TTL电平准确地转换为可用的低压负电DCFL电平，传统的电路使用二极管压降电路，其温度特性差、翻转点模糊、速度慢；因此引入了比较器的概念，如图2所示，输入的TTL串口信号IN(数据信号和时钟信号)，经过电阻R1和R2分压为-2.5/-3.75V的负电平，接入差分比较晶体管Q1；增加一路参考电压，经电阻R7和R8后接入差分比较管Q2，得到-3V的参考电压；两路电压比较，结果从晶体管Q2的集电极引出后接入由晶体管Q5、二极管D1、D2、D3和电阻R9组成的射极跟随器，而后抽出为输出为-4.2/-5V的负电低压波形，为后级电路提供输入，改进后的电平转换电路翻转点稳定、模糊区窄、温度特性好、速度快。

所述电压产生电路如图3，电源电压经电阻R10和R11分压后削弱了电源纹波的影响，再接至晶体管Q6的跟随器，因为弃用了二极管降压电路，温度特性也得到保证，调节电阻R10、R11和R12的阻值便可得到需要的电压，为通信单元和上电复位单元供电。

所述通信单元包括一个8位移位寄存器和8位并行转换器，每位移位寄存器是多个由两个锁存器构成的D触发器级联而成；当串行时钟从高电平降落到低电平的下降沿时，移位寄存器寄存的数据向前移一位，即输入的串行数据寄存到移位寄存器的最低位，与其级联的并行转换器将这位数据锁存并在下一个高电平释放数据；

其中，锁存器电路结构如图4所示，功能如下：时钟信号CLK从高电平跳变到低电平时，输入数据经由晶体管Q7和Q9传输至由晶体管Q11和Q12组成的交叉锁存中，一直等到下一个时钟下降沿再读入并锁存数据；D触发器如图5所示，则是由两个锁存器级联而成，第一级锁存器的正输出端和负输出端分别接第二级并行转换器的正输入段和负输入端，不同的是两级锁存器时钟信号端反相，即两个锁存器一个是正锁存器，一个是负锁存器。

所述上电复位电路结构如图6所示，当电路断电后重新上电时，电压产生电路的输出VS由0V跳变，电容C1的下极板立即充电到-5V，上极板因为电阻R15的存在而缓慢充电至VS，产生一个向下的脉冲，再经由反相器N1后变为向上的脉冲，电阻R16的作用时滤除脉冲中无用的毛刺，二极管D4的作用的将复位信号的阈值提高一个二极管压降，增加稳定性，复位信号体现在晶体管Q13上就是在上电后的短时间内，使晶体管Q13导通，将串行转换器输出拉至低电平，尔后一直保持关断，而不会影响电路正常工作，自此完成上电复位功能。

实际电路仿真结果表明本实用新型提供的带稳定电平转换器的串并转换电路中，电平转换电路具有稳定的翻转点、可控的模糊区、较高的噪声容限和较快的速度；电压产生电路产生的电压温度漂移小、负载调整率可控和电源抑制比高；通信单元和上电复位均可实现正常功能，上电复位电路的性能稳定、噪声容限高。

以上所述仅为本实用新型的优选方案，并非作为对本实用新型的进一步限定，凡是利用本实用新型说明书及附图内容所作的各种等效变化均在本实用新型的保护范围之内。

Claims (5)

1.一种带稳定电平转换器的串并转换电路，其特征在于，包括电平转换单元、电压产生单元、通信单元和上电复位单元，

所述电平转换单元的输入端分别连接外部TTL数据、时钟CLK、并行时钟DARY，所述电平转换单元的输出端分别连接所述通信单元，为通信单元提供输入数据和时钟的DCFL数据串口信号；所述电压产生单元的输出端分别与通信单元及上电复位单元的输入端连接，为通信单元及上电复位单元供电；

所述通信单元包括若干位由D触发器构成的移位寄存器和若干位由D触发器构成的并行转换器，所述移位寄存器用以接收输入的DCFL数据串口信号，将并将上述串口信号转换为并口信号传输给所述并行转换器，所述并行转换器将转换后的并口信号输出；

所述上电复位单元的输入端与通信单元输出端连接，其用以在断电后重新上电时，实现电平复位的功能。

2.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述电平转换单元包括数据包括数据输入端IN、第一至第九电阻、第一至第五晶体管、第一至第三二极管、电源VEE、地GND和数据输出端OUT；

其中，第一电阻R1的一端与数据输入端IN连接，另一端与第二电阻R2相接后连至第一晶体管Q1的基极；第三电阻R3的一端分别和第四电阻R4和第五电阻R5相连，第四电阻R4的另一端和第一晶体管Q1的集电极相连，第五电阻R5的另一端和第二晶体管Q2的集电极相连后接至第五晶体管Q5的基极；第一晶体管Q1和第二晶体管Q2的发射极相连后接至第三晶体管Q3的集电极；第六电阻R6的一端在连接第四晶体管Q4的基极和集电极后构成偏置电压输入端，接至第三晶体管Q3的基极，第七电阻R7和第八电阻R8相连后构成参考电压输入端，接至第二晶体管Q2的基极；第五晶体管Q5的发射极依次连接第一二极管D1、第二二极管D2、第三二极管D3，再接至第九电阻R9的一端后组成输出端OUT；第一电阻R1、第三电阻R3、第六电阻R6、第七电阻R7的另一端和第五晶体管的集电极相连后接地GND；第二电阻R2、第八电阻R8和第九电阻R9的另一端和第三晶体管Q3、第四晶体管Q4的发射极相连后接至电源VEE。

3.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述电压产生单元包括第十电阻R10、第十一电阻R11、第十二电阻R12、第六晶体管Q6、电源VEE、地GND和电压输出端VS；

其中，第十电阻R10和第十一电阻R11相连后接至第六晶体管Q6的基极；第六晶体管Q6的发射极和第十二电阻R12相连后组成电压输出端VS；第十电阻R10的另一端和第六晶体管Q6的集电极相连后接地；第十一电阻R11和第十二电阻R12的另一端相连后接电源VEE。

4.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述通信单元包括一个若干位移位寄存器和若干位并行转换器，所述并行转换器包括若干个D触发器，D触发器是两个由第十三电阻R13、第十四电阻R14、第七到第十二晶体管构成的锁存器级联而成；所述移位寄存器是若干个由两个锁存器构成的D触发器级联而成；

其中，数据输入正端INP与第七晶体管Q7的基极连接；数据输入负端INN与第九晶体管Q9的基极连接；时钟CLK和第八晶体管Q8、第十晶体管Q10的基极相连；第十三电阻R13的一端和第七晶体管Q7的集电极连接后，接至第十一晶体管Q11的集电极和第十二晶体管Q12的基极，再引出为数据输出正端OUTP；第七晶体管Q7的发射极与第八晶体管Q8的集电极相连；第十四电阻R14的一端和第九晶体管Q9的集电极连接后，接至第十一晶体管Q11的基极和第十二晶体管Q12的集电极，再引出为数据输出负端OUTN；第九晶体管Q9的发射极与第10晶体管Q10的集电极相连；第十三电阻R13和第十四电阻R14的另一端相连后接至电压产生单元的输出VS；第八晶体管Q8、第十晶体管Q10、第十一晶体管Q11、第十二晶体管Q12的发射极相连后接电源VEE。

5.根据权利要求1所述的一种带稳定电平转换器的串并转换电路，其特征在于，所述上电复位单元包括第十五R15、第十六电阻R16、第一电容C1、第一反相器N1、第四二极管D4和第十三晶体管Q13；

其中，第十五电阻R15和第一电容C1的上极板连接后，接至第一反相器N1的输入端；第一反相器N1的输出端与第十六电阻R16的一端相连；第十六电阻R16的另一端与第四二极管的正向端相连；第四二极管的负向端与第十三Q13的基极相连；第十三Q13的集电极与数据并行转换器的数据输出正端相连；第十三Q13的发射极和第一电容的下极板相连后接电源VEE，第十五电阻R15的另一端接电压产生单元的输出VS。

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