CN213124420U - 电源模组及其芯片封装结构 - Google Patents

电源模组及其芯片封装结构 Download PDF

Info

Publication number
CN213124420U
CN213124420U CN202022322699.7U CN202022322699U CN213124420U CN 213124420 U CN213124420 U CN 213124420U CN 202022322699 U CN202022322699 U CN 202022322699U CN 213124420 U CN213124420 U CN 213124420U
Authority
CN
China
Prior art keywords
pin
base island
base
lead frame
rectifying diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202022322699.7U
Other languages
English (en)
Inventor
袁添焕
刘春平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhongshan Zhuoman Microelectronics Co ltd
Original Assignee
Zhongshan Mulinsen Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhongshan Mulinsen Microelectronics Co ltd filed Critical Zhongshan Mulinsen Microelectronics Co ltd
Priority to CN202022322699.7U priority Critical patent/CN213124420U/zh
Application granted granted Critical
Publication of CN213124420U publication Critical patent/CN213124420U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请公开一种电源模组及其芯片封装结构，包括引线框架、至少两个引脚、至少两个基岛和塑封胶层；至少两个引脚设置于引线框架的边缘，包括火线管脚、零线管脚、高压供电管脚、信号地管脚、OUT管脚和REXT管脚；至少两个基岛设置于引线框架内；整流桥和控制芯片设置于至少两个基岛上，并通过基岛或者引线连接至引脚；塑封胶层包覆引线框架、至少两个基岛、整流桥和控制芯片；整流桥的第一交流输入端连接火线管脚，整流桥的第二交流输入端连接零线管脚，整流桥的第一输出端连接高压供电管脚，整流桥的第二输出端连接信号地管脚。通过上述方式，可以缩小芯片封装结构的整体尺寸，降低塑封胶层的耗用量，并可以提升芯片封装结构的集成度。

Description

电源模组及其芯片封装结构
技术领域
本申请涉及电子器件技术领域，特别是涉及一种电源模组及其芯片封装结构。
背景技术
LED(Light Emitting Diode)是一种固态半导体器件，可将电能转换为光能。具有耗电量小、聚光效果好、反应速度快、可控性强、能承受高冲击力、使用寿命长、环保等优点。LED照明产品已经大举进入千家万户，走进了全民大规模应用阶段，并将全面取代传统的照明灯具。同时LED照明产品市场价格也到了竞争白热化阶段。这就要求LED照明电路***成本的不断降低。一种AC-DC芯片与整流桥堆集成的芯片封装结构已开始进入量产阶段，大量应用于交流LED驱动电源方案。
目前的主流的小AC-DC芯片与整流桥堆集成的芯片封装结构一般采用HSOP7封装方案，但HSOP7比传统ESOP6封装尺寸要大，封装时耗用环氧塑封料要多，塑封模具也要独立开不能公用ESOP6模具，需增加封装和切筋成型模具投入成本，提高了芯片封装结构的成本。
实用新型内容
本申请主要解决的技术问题是提供一种电源模组及其芯片封装结构，以解决现有的芯片封装体积较大且成本较高的技术问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片封装结构，所述芯片封装结构包括：引线框架；至少两个引脚，设置于所述引线框架的边缘，所述至少两个引脚包括火线管脚、零线管脚、高压供电管脚、信号地管脚、OUT管脚以及REXT管脚；至少两个基岛，设置于所述引线框架内；整流桥和控制芯片，设置于所述至少两个基岛上，并通过所述基岛或者引线连接至所述引脚；以及塑封胶层，包覆所述引线框架、所述至少两个基岛、所述整流桥和所述控制芯片；其中，所述整流桥的第一交流输入端通过所述基岛或者引线连接所述火线管脚，所述整流桥的第二交流输入端通过所述基岛或者引线连接所述零线管脚，所述整流桥的第一输出端通过所述基岛或者引线连接所述高压供电管脚，所述整流桥的第二输出端通过所述基岛或者引线连接所述信号地管脚。
根据本实用新型一实施例，所述至少两个基岛包括第一基岛、第二基岛和第三基岛，所述第一基岛连接于所述零线管脚，所述第二基岛连接于所述火线管脚，所述第三基岛连接于所述信号地管脚。
根据本实用新型一实施例，所述整流桥包括第一整流二极管、第二整流二极管、第三整流二极管及第四整流二极管，所述第一整流二极管设置于所述第一基岛，且所述第一整流二极管的负极与所述第一基岛电连接，所述第一整流二极管的正极分别连接所述高压供电管脚和所述第二整流二极管正极，所述第二整流二极管设置于所述第二基岛，且所述第二整流二极管的负极与所述第二基岛电连接，所述第三整流二极管和所述第四整流二极管设置于所述第三基岛上，且所述第三整流二极管的负极与所述第三基岛电连接，所述第三整流二极管的正极与所述第二基岛电连接，所述第四整流二极管的负极与所述第三基岛电连接，所述第四整流二极管的正极与所述第一基岛电连接。
根据本实用新型一实施例，所述控制芯片设置于所述第三基岛上，所述控制芯片的第一端与所述第三基岛电连接，所述控制芯片的第二端与所述OUT管脚电连接，所述控制芯片的第三端与所述REXT管脚电连接。
根据本实用新型一实施例，所述零线管脚、所述高压供电管脚和所述OUT管脚位于所述引线框架的一侧，所述火线管脚、所述信号地管脚以及所述REXT管脚位于所述引线框架的另一侧。
根据本实用新型一实施例，所述OUT管脚设置于所述高压供电管脚背离所述零线管脚的一侧，所述REXT管脚设置于所述信号地管脚背离所述火线管脚的一侧，所述第三整流二极管和所述第四整流二极管设置于所述第三基岛靠近所述第一基岛和所述第二基岛的一侧，所述控制芯片设置于所述第三基岛远离所述第一基岛和所述第二基岛的一侧。
根据本实用新型一实施例，所述芯片封装结构包括连筋，所述至少两个基岛中的部分或者全部所述基岛通过所述连筋与所述引线框架连接。
根据本实用新型一实施例，所述连筋包括第一连筋和第二连筋，所述第一连筋和所述第二连筋分别连接于至少一个所述基岛的相对两侧，并延伸至与对应侧的所述引线框架连接。
根据本实用新型一实施例，所述至少两个引脚的宽度设置为0.5mm～1mm，相邻两个所述引脚之间的间距设置为大于2.0mm。
根据本实用新型一实施例，所述引线框架对应至少一个所述基岛的位置处设有贯穿孔，至少一个所述基岛的至少部分设于所述贯穿孔内，且所述基岛背离所述控制芯片的表面与所述引线框架背离所述控制芯片的表面齐平，或者超出所述引线框架背离所述控制芯片的表面。
为解决上述技术问题，本申请采用的又一个技术方案是提供一种电源模组，所述电源模组至少包括：如上文所述的芯片封装结构。
本申请的有益效果是：区别于现有技术的情况，本申请通过将整流桥和控制芯片分别设置于至少两个基岛上，并利用基岛或者引线与设置于引线框架***的引脚电连接，以利用引脚与外部电路电连接，从而可以将整流桥和控制芯片封装在一个封装体内，不仅可以缩小芯片封装结构的整体尺寸，降低塑封胶层的耗用量，进而降低制作成本，而且在芯片封装结构的外部无需再设置电感或者变压器等磁性元件，故而，可以提升芯片封装结构的集成度，以便于芯片封装结构的安装和使用。
附图说明
图1是本申请芯片封装结构的平面结构示意图；
图2是相关技术中的芯片封装结构的俯视结构示意图；
图3是图2中的芯片封装结构的主视图；
图4是本申请芯片封装结构的俯视结构示意图；
图5是图4中的芯片封装结构的主视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
请参阅图1，图1是本申请芯片封装结构的平面结构示意图。在本实施方式中，芯片封装结构100包括引线框架10、至少两个引脚、至少两个基岛、整流桥、控制芯片50以及塑封胶层60。至少两个引脚设置于引线框架10的边缘，至少两个引脚包括火线管脚21、零线管脚22、高压供电管脚23、信号地管脚24、OUT管脚25以及REXT管脚26；至少两个基岛设置于引线框架10内；整流桥和控制芯片50设置于至少两个基岛上，并通过基岛或者引线连接至引脚；塑封胶层60包覆引线框架10、至少两个基岛、整流桥和控制芯片50；其中，整流桥的第一交流输入端通过基岛或者引线连接火线管脚21，整流桥的第二交流输入端通过基岛或者引线连接零线管脚22，整流桥的第一输出端通过基岛或者引线连接高压供电管脚23，整流桥的第二输出端通过基岛或者引线连接信号地管脚24。
本申请实施例通过将整流桥和控制芯片50分别设置于至少两个基岛上，并利用基岛或者引线与设置于引线框架10***的引脚电连接，以利用引脚与外部电路电连接，从而可以将整流桥和控制芯片50封装在一个封装体内，不仅可以缩小芯片封装结构100的整体尺寸，降低塑封胶层60的耗用量，进而降低制作成本，而且在芯片封装结构100的外部无需再设置电感或者变压器等磁性元件，故而，可以提升芯片封装结构100的集成度，以便于芯片封装结构100的安装和使用。
其中，OUT管脚25例如可以是电源输入与恒流输出端口，REXT管脚26例如可以是控制芯片50的电流取样端口。
其中，在利用塑封胶层60进行封装时，需要将引脚的一端封装于塑封胶层60的内部，以利用塑封胶层60进行固定，引脚的另一端伸出塑封胶层60的外部，以与外部电路连接。
进一步地，该多个引脚中的部分或者全部引脚伸出引线框架10的端部可以设置为弯折状，以便于与外部电路板插接配合，进而简化芯片封装结构100的安装复杂度。
其中，塑封胶层60可以呈长方形设置，用于将引线框架10及器件整合在一起，并保护内部器件。塑封胶层60可以采用环氧胶，或者塑封胶层60也可以采用其它类型的密封胶。
可选地，塑封胶层60可以采用ESOP6的外型尺寸，以此可与现有塑封体共用，并可以节省切筋成型模具，进而减小生产成本。
具体来说，如图2和图3所示，图2和图3是相关技术中的芯片封装结构的平面结构示意图。目前芯片封装结构200通常采用EHSOP7的外型尺寸，封装完成后的芯片封装结构200的长度L1为6.2mm，宽度D1为3.9mm，高度H1为1.2mm。如图4和图5所示，图4和图5是本申请中的芯片封装结构的平面结构示意图。采用ESOP6的外型尺寸，封装完成后的芯片封装结构100的长度L2为4.9mm，宽度D2为3.9mm，高度H2为1.4mm。故而，塑封胶层60采用本申请中的ESOP6的外型尺寸，不仅可以采用现有的塑封模具，避免增加封装和切筋成型模具投入成本，而且可以降低塑封胶层60的体积大约9.2％，故而，可以降低塑封胶层60的使用，进一步节约成本。
其中，至少两个基岛之间可以通过电器隔离等方式进行隔离设置，其中每个基岛具有用于布置至少一个整流二极管或者控制芯片50的区域，每个基岛的尺寸可以根据需要布置整流二极管或者控制芯片50的数量和尺寸等进行设置，每个基岛的形状可以根据需要布置的整流二极管或者控制芯片50的尺寸和位置等进行设置，例如可以为正方形、长方形、L型等或者其他不规则形状等。并且多个基岛中的部分或全部基岛可以用于布置特殊尺寸的芯片或者需要特定布置位置的芯片，例如，在一个实施例中，该多个基岛的部分或全部基岛适于布置整流二极管芯片(或称整流桥芯片)；在另一个实施例中，该多个基岛中包括适于布置金属氧化物半导体型场效应管(MOSFET)芯片的基岛，该基岛的尺寸根据所述金属氧化物半导体型场效应管(MOSFET)芯片的尺寸和数量进行设置。而在同一个基岛中还可以布置不同类型的芯片，例如在一个实施例中，基岛可以布置整流二极管芯片，同时也可以布置其他芯片(例如控制芯片50等)。
在一个实施例中，根据本实用新型的每个基岛上除了具有布置控制芯片50的区域外，还具有用于连接引线的区域，用于通过引线实现与基岛上布置的芯片之间的连接。该用于连接引线的区域可以位于用于布置芯片的区域之外。该基岛可以通过引线实现与其他基岛上布置的芯片之间的连接。该引线可以为金属引线，例如铜引线、金引线、银引线等。该引线的连接可以通过键合引线的方法进行电性连接。
进一步地，该多个基岛中的部分或全部基岛可以通过连筋70与引线框架10连接。该连筋70可以与基岛连接，并连接至引线框架10的边缘甚至外侧，以起到支撑该基岛的作用，特别对于尺寸较大以及易变形的基岛，可以有效的支撑基岛，使其结构和位置保持稳定。
其中，当连筋70伸出到引线框架10的外侧时，超出于引线框架10的部分可以在芯片封装结构100封装后进行裁切，以使芯片封装结构100的边缘平整和美观。
进一步地，该连筋70在连接到引线框架10时，可以根据需要连接到引线框架10的一侧或者多侧。例如，在本实施例中，如图1所示，连筋70可以延伸连接至引线框架10的相对两侧。具体来说，连筋70可以包括第一连筋70a和第二连筋70b，第一连筋70a和第二连筋70b分别连接于基岛的相对两侧，并延伸至与对应侧的引线框架10连接。如此，通过将基岛的相对两侧分别与对应侧的引线框架10连接，可以使得基岛受力均匀，并且可以增大基岛与引线框架10的连接强度。
其中，如图1所示，至少两个基岛包括第一基岛31、第二基岛32和第三基岛33，第一基岛31连接于零线管脚22，第二基岛32连接于火线管脚21，第三基岛33连接于信号地管脚24。高压供电管脚23、OUT管脚25和REXT管脚26可以独立布置于引线框架10上。
进一步地，如图1所示，整流桥包括四个整流二极管，分别为第一整流二极管41、第二整流二极管42、第三整流二极管43及第四整流二极管44。第一整流二极管41设置于第一基岛31，且第一整流二极管41的负极通过导电胶或锡膏粘接于第一基岛31上，以与第一基岛31电连接，进而与零线管脚22电连接，第一整流二极管41的正极通过金属引线分别连接高压供电管脚23和第二整流二极管42正极，第二整流二极管42设置于第二基岛32，且第二整流二极管42的负极通过导电胶或锡膏粘接于第二基岛32上，以与第二基岛32电连接，进而与火线管脚21电连接，第三整流二极管43和第四整流二极管44设置于第三基岛33上，且第三整流二极管43的负极通过导电胶或锡膏粘接于第三基岛33上，以与第三基岛33电连接，进而与信号地管脚24电连接，第三整流二极管43的正极通过金属引线与第二基岛32电连接，第四整流二极管44的负极通过导电胶或锡膏粘接于第三基岛33上，以与第三基岛33电连接，进而与信号地管脚24电连接，第四整流二极管44的正极通过金属引线与第一基岛31电连接。
需要说明的是，整流二极管可以是由单一PN结构成的二极管，也可以是通过其他形式等效得到的二极管结构，包括但不限于MOS管，在此不一一赘述。
需要说明的是，本实用新型中所述的“连接至管脚”包括但不限于通过金属引线直接连接管脚(金属引线的一端设置在管脚上)，还包括通过金属引线连接与管脚连接的导电部件(金属引线的一端设置在与管脚连接的导电部件上)，能实现电连接即可，不限于本实施例。
需要说明的是，整流桥可基于不同类型的器件选择不同的基岛实现，不限于本实施例，任意可实现整流桥连接关系的设置方式均可，在此不一一赘述。
进一步地，控制芯片50设置于第三基岛33上，控制芯片50的第一端与第三基岛33电连接，控制芯片50的第二端与OUT管脚25电连接，控制芯片50的第三端与REXT管脚26电连接，以通过引线和第三基岛33将控制芯片50与外部电路电连接。
其中，控制芯片50可以通过导电胶或锡膏粘接于第三基岛33上，以将控制芯片50的第一端与第三基岛33电连接，如此，可以简化电连接结构，并可以提升制作效率，并且还可以利用第三基岛33对控制芯片50进行散热，以提升对控制芯片50的散热效率。
或者，控制芯片50还可根据设计需要设置在其它的基岛上，当设置于其它基岛上时，控制芯片50的衬底与该基岛绝缘设置，包括但不限于绝缘胶，以防止短路，散热效果略差。具体设置方式可根据需要进行设定，在此不一一赘述。此时，控制芯片50可以通过引线与第三基岛33电连接。
进一步地，至少两个引脚可以布置于引线框架10的同一侧或不同侧。该至少两个引脚的形状可以相同也可以不同。引脚的形状例如可以为直条型、T型、L型等。
进一步地，当至少两个引脚分布于引线框架10的***时，一般设置相邻引脚之间的间距大于2.0mm，包括但不限于2mm～3mm或者2.5mm～3.5mm等，进而满足高压的安全间距要求。
可选地，在本实施例中，至少两个引脚间隔设置于引线框架10的相对两侧。由于相邻引脚之间需要存在一定的安全间距，如果图1中的六个引脚不对称的分布，例如，一侧设置两个引脚，另一侧设置四个引脚必然导致引线框架10的最短长度需要大于四个引脚的最小跨度，即，引线框架10的最短长度需要大于等于四个引脚的宽度与四个引脚之间的安全间距的长度之和，导致引线框架10的整体长度较大。
故而，在本实施例中，可以将六个引脚中的其中三个引脚设置于引线框架10的一侧，将另外三个引脚设置于引线框架10的另一侧，如此，可以缩短引线框架10的长度，进而缩小芯片封装结构100的体积。
如果将引脚的宽度设置的较小，不仅会导致信号传输能力较差，而且引脚的强度也较小，在将芯片封装结构100与外部电路进行插接配合时，容易发生弯折或者断裂，如果将引脚的宽度设置的较大，则会导致芯片封装结构100的体积较大，故而，可以将引脚的宽度设置为0.5mm～1mm，例如，可以设置为0.5mm、0.6mm、0.7mm、0.8mm、0.9mm或者1mm等，以在保证引脚具有足够强度的同时获得最小的体积。
可选地，在一具体实施例中，如图1所示，可以将零线管脚22、高压供电管脚23和OUT管脚25设置于引线框架10的一侧，可以将火线管脚21、信号地管脚24以及REXT管脚26设置于引线框架10的另一侧，以使得整流桥和控制芯片50与引脚电连接时，可以缩短引线的长度，进而使得整流桥和控制芯片50的布局更加合理，结构更加紧凑，避免引线的长度过长，增大信号的传输损耗。
或者，在其它可选地实施例中，还可以根据整流桥和控制芯片50的设置位置，将至少两个引脚采用其它种类的排布，本申请实施例不做具体限定。
进一步地，可以将OUT管脚25设置于高压供电管脚23背离零线管脚22的一侧，REXT管脚26设置于信号地管脚24背离火线管脚21的一侧，第三整流二极管43和第四整流二极管44设置于第三基岛33靠近第一基岛31和第二基岛32的一侧，控制芯片50设置于第三基岛33远离第一基岛31和第二基岛32的一侧。如此，可以避免引线交叉，并可以缩短引线的长度，降低传输损耗。
进一步地，引线框架10对应至少一个基岛的位置处设有贯穿孔，至少一个基岛的至少部分设于贯穿孔内，且基岛背离控制芯片50的表面与引线框架10背离控制芯片50的表面齐平，或者超出引线框架10背离控制芯片50的表面。如此，通过将基岛的至少部分下沉设置于引线框架10的内部，一方面可以降低芯片封装结构100的厚度，另一方面，也可以将基岛背离控制芯片50的表面外露而增强散热，便于对控制芯片50进行散热，以将控制芯片50的功率做得更大。
本申请在上述芯片封装结构100的基础上还提供一种电源模组。其中，本实施例的电源模组为非隔离场合的小功率LED驱动电源应用，适用于高压线性，或者，可选地，还可以为其它类型的电源模组，本申请实施例不做具体限定。
区别于现有技术的情况，本申请通过将整流桥和控制芯片50分别设置于至少两个基岛上，并利用基岛或者引线与设置于引线框架10***的引脚电连接，以利用引脚与外部电路电连接，从而可以将整流桥和控制芯片50封装在一个封装体内，不仅可以缩小芯片封装结构100的整体尺寸，降低塑封胶层60的耗用量，进而降低制作成本，而且在芯片封装结构100的外部无需再设置电感或者变压器等磁性元件，故而，可以提升芯片封装结构100的集成度，以便于芯片封装结构100的安装和使用。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效原理变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种芯片封装结构，其特征在于，所述芯片封装结构包括：
引线框架；
至少两个引脚，设置于所述引线框架的边缘，所述至少两个引脚包括火线管脚、零线管脚、高压供电管脚、信号地管脚、OUT管脚以及REXT管脚；
至少两个基岛，设置于所述引线框架内；
整流桥和控制芯片，设置于所述至少两个基岛上，并通过所述基岛或者引线连接至所述引脚；以及
塑封胶层，包覆所述引线框架、所述至少两个基岛、所述整流桥和所述控制芯片；
其中，所述整流桥的第一交流输入端通过所述基岛或者引线连接所述火线管脚，所述整流桥的第二交流输入端通过所述基岛或者引线连接所述零线管脚，所述整流桥的第一输出端通过所述基岛或者引线连接所述高压供电管脚，所述整流桥的第二输出端通过所述基岛或者引线连接所述信号地管脚。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述至少两个基岛包括第一基岛、第二基岛和第三基岛，所述第一基岛连接于所述零线管脚，所述第二基岛连接于所述火线管脚，所述第三基岛连接于所述信号地管脚。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述整流桥包括第一整流二极管、第二整流二极管、第三整流二极管及第四整流二极管，所述第一整流二极管设置于所述第一基岛，且所述第一整流二极管的负极与所述第一基岛电连接，所述第一整流二极管的正极分别连接所述高压供电管脚和所述第二整流二极管正极，所述第二整流二极管设置于所述第二基岛，且所述第二整流二极管的负极与所述第二基岛电连接，所述第三整流二极管和所述第四整流二极管设置于所述第三基岛上，且所述第三整流二极管的负极与所述第三基岛电连接，所述第三整流二极管的正极与所述第二基岛电连接，所述第四整流二极管的负极与所述第三基岛电连接，所述第四整流二极管的正极与所述第一基岛电连接。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述控制芯片设置于所述第三基岛上，所述控制芯片的第一端与所述第三基岛电连接，所述控制芯片的第二端与所述OUT管脚电连接，所述控制芯片的第三端与所述REXT管脚电连接。
5.根据权利要求4所述的芯片封装结构，其特征在于，所述零线管脚、所述高压供电管脚和所述OUT管脚位于所述引线框架的一侧，所述火线管脚、所述信号地管脚以及所述REXT管脚位于所述引线框架的另一侧。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述OUT管脚设置于所述高压供电管脚背离所述零线管脚的一侧，所述REXT管脚设置于所述信号地管脚背离所述火线管脚的一侧，所述第三整流二极管和所述第四整流二极管设置于所述第三基岛靠近所述第一基岛和所述第二基岛的一侧，所述控制芯片设置于所述第三基岛远离所述第一基岛和所述第二基岛的一侧。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构包括连筋，所述至少两个基岛中的部分或者全部所述基岛通过所述连筋与所述引线框架连接。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述连筋包括第一连筋和第二连筋，所述第一连筋和所述第二连筋分别连接于至少一个所述基岛的相对两侧，并延伸至与对应侧的所述引线框架连接。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述至少两个引脚的宽度设置为0.5mm～1mm，相邻两个所述引脚之间的间距设置为大于2.0mm。
10.根据权利要求1所述的芯片封装结构，其特征在于，所述引线框架对应至少一个所述基岛的位置处设有贯穿孔，至少一个所述基岛的至少部分设于所述贯穿孔内，且所述基岛背离所述控制芯片的表面与所述引线框架背离所述控制芯片的表面齐平，或者超出所述引线框架背离所述控制芯片的表面。
11.一种电源模组，其特征在于，所述电源模组至少包括：
如权利要求1～10任意一项所述的芯片封装结构。
CN202022322699.7U 2020-10-16 2020-10-16 电源模组及其芯片封装结构 Active CN213124420U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202022322699.7U CN213124420U (zh) 2020-10-16 2020-10-16 电源模组及其芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202022322699.7U CN213124420U (zh) 2020-10-16 2020-10-16 电源模组及其芯片封装结构

Publications (1)

Publication Number Publication Date
CN213124420U true CN213124420U (zh) 2021-05-04

Family

ID=75666604

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202022322699.7U Active CN213124420U (zh) 2020-10-16 2020-10-16 电源模组及其芯片封装结构

Country Status (1)

Country Link
CN (1) CN213124420U (zh)

Similar Documents

Publication Publication Date Title
AU2006254610B2 (en) Package structure of semiconductor light-emitting device
CN105990265B (zh) 功率转换电路的封装模块及其制造方法
KR101092097B1 (ko) 발광 다이오드 패키지 및 그 제조방법
CN101325197B (zh) 具有共同封装的肖特基二极管的高压高功率升压变换器
EP2657968A1 (en) Package structure of high-power led light source module
CN105283956A (zh) 具有竖直堆叠的半导体芯片的集成化多路输出电源转换器
CN103107171B (zh) 一种倒装芯片的半导体器件
CN102983114B (zh) 具有超薄封装的高性能功率晶体管
US7851897B1 (en) IC package structures for high power dissipation and low RDSon
CN213635985U (zh) 电源模组及其芯片封装结构
CN212967674U (zh) 电源模组及其芯片封装结构
US6791172B2 (en) Power semiconductor device manufactured using a chip-size package
KR20120021443A (ko) 엘이디 조명 모듈 및 그의 제조 방법
CN213124420U (zh) 电源模组及其芯片封装结构
CN116190369B (zh) 智能功率模块和具有其的电子设备
KR102339135B1 (ko) 브리지 레그 회로 조립체 및 풀-브리지 회로 조립체
CN213905350U (zh) 电源模组及其芯片封装结构
CN107785475B (zh) 发光装置复合基板及具有该发光装置复合基板的led模组
CN213906999U (zh) 一种电源模组及其芯片封装结构
CN102723420B (zh) 一种支架与led灯
CN117673067B (zh) 智能功率模块和电子设备
CN117673065B (zh) 智能功率模块和电子设备
CN117673064B (zh) 智能功率模块和电子设备
CN117673061B (zh) 智能功率模块和电子设备
CN210805764U (zh) 合封整流桥的封装结构及电源模组

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 528415 1st floor, building 6, No.1 MuLinSen Avenue, Xiaolan Town, Zhongshan City, Guangdong Province

Patentee after: Zhongshan Zhuoman Microelectronics Co.,Ltd.

Address before: 528415 1st floor, building 6, No.1 MuLinSen Avenue, Xiaolan Town, Zhongshan City, Guangdong Province

Patentee before: Zhongshan MuLinSen Microelectronics Co.,Ltd.