CN212571005U - 一种tvs器件 - Google Patents
一种tvs器件 Download PDFInfo
- Publication number
- CN212571005U CN212571005U CN202022030853.3U CN202022030853U CN212571005U CN 212571005 U CN212571005 U CN 212571005U CN 202022030853 U CN202022030853 U CN 202022030853U CN 212571005 U CN212571005 U CN 212571005U
- Authority
- CN
- China
- Prior art keywords
- region
- type
- pwell
- epitaxial layer
- tvs device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Thyristors (AREA)
Abstract
本实用新型涉及一种TVS器件，与阻容延迟电路连接，包括P衬底材料、N型外延层、在N型外延层表面生长的P型阱（Pwell）、Pwell表面的N型重掺杂区（N+区）、多晶硅（POLY）栅、多晶电阻构成多元胞结构的半导体主体，由P衬底材料、N型外延、P型阱和表面的N+区构成PNPN纵向结可控硅结构；由表面的N+区作为漏极，N型外延层作为源极，Pwell作为衬底，多晶硅作为栅极构成N型MOS结构，根据控制其中类绝缘栅双极晶体管结构的击穿电压在6V～40V之间，用于静电和低压浪涌防护。
Description
技术领域
本实用新型涉及涉及一种TVS器件，属半导体技术领域，特别是指一种受阻容延迟控制的类绝缘栅双极晶体管结构的TVS器件。
背景技术
TVS器件一般用于PCB板端口处，泄放从端口进入的瞬态高电压至GND或相邻的差模信号端口，防止被保护的芯片受到损伤。以雪崩击穿二极管为代表的传统的TVS器件，当瞬态电压高于击穿电压才开启工作，当工作电压为5V及以下的电路应用时，TVS的钳位电压易控制，满足防护要求；当工作电压为12V至24V时，其钳位电压受TVS雪崩击穿PN结的影响，则不能满足保护的功能，导致被保护的芯片受到损伤。
近年来可控硅（也称晶闸管，SCR）结构被广泛应用于瞬态二极管（TransientVoltage Suppressor，简称TVS）器件中，通过设计触发结构和可承担耐压的PN结，设计可以满足3.3～30V工作电压的电路，同时其Snapback特性使得钳位电压优良，满足信号端口的超高静电防护需求。但受结构限制，其开启高，同样是需要外界电压高于其击穿电压后，才开启泄放电流路径，对应低压浪涌需求，则很难满足。如图1 MOS触发SCR结构的TVS器件电路示意图所示，可以解决上述开启电压高的防护问题，常见实现的方法为MOS触发的表面结横向结构SCR的TVS器件， SCR部分剖面图如图2 MOS触发的表面结横向结构SCR的TVS器件结构与电路示意图所示，将TVS器件并联在端口与GND之间，阳极Anode接高电位，阴极Cathode接低电位，无瞬态电压TVS未开启时，电容C被电阻R充电，PMOS和NMOS构成的反相器输入端为高电位，输出端为低电位，MOS触发的表面结横向结构SCR的栅电极为低电位，无法形成导电沟道，SCR结构内的N+/Pwell结承受耐压，器件整体处于不导通的低漏电流状态。当阳极出现静电事件等高瞬态电压时，首先由反相器的PMOS路径为MOS多晶栅提供高电位，栅电荷使沟道反型，MOS的源漏之间出现电流，电子电流通过沟道向N型外延注入，即提供PNP型晶体管的基极驱动电流，PNPN晶闸管开启，对瞬态电压进行钳位。由阻容和反相器构成延迟电路，在电路开启工作一段时间后给栅提供稳定电压，防止沟道电流过大导致烧毁。
但由于横向结构难于控制电流均匀分布，其单位面积的极限能力较差，且横向面积利用率低，产品通流能力受限。为解决上述问题，本发明提供了一种新型的类绝缘栅双极晶体管结构的TVS器件。
绝缘栅双极晶体管器件部分等效电路图如图3，FS-IGBT器件剖面示意图如图4，由于其结构内漂移区N-浓度非常低，厚度一般100um以上，栅氧化层较厚，IGBT器件耐受电压高，通流能力强，一般应用于电力控制方面，不适合做ESD等瞬态浪涌防护。
发明内容
针对瞬态浪涌防护应用，本所要解决的技术问题是：提供一种TVS器件，受阻容延迟控制的类绝缘栅双极晶体管结构的TVS器件。
本实用新型技术问题通过下述方案解决：一种TVS器件，与阻容延迟电路连接，包括P衬底材料、N型外延层、在N型外延层表面生长的P型阱（Pwell）、Pwell表面的N型重掺杂区（N+区）、多晶硅（POLY）栅、多晶电阻构成多元胞结构的半导体主体，由P衬底材料、N型外延、P型阱和表面的N+区构成PNPN纵向结可控硅（SCR）结构；由表面的N+区作为漏极，N型外延层作为源极，Pwell作为衬底，多晶硅作为栅极构成N型MOS结构，根据控制其中类绝缘栅双极晶体管结构的击穿电压在6V～40V之间，用于静电和低压浪涌防护。
本实用新型为改进的类绝缘栅双极晶体管器件，通过增加MOS结构来使得其中SCR结构在瞬态高压上升沿时既开启导通，泄放电荷。
在上述方案基础上，所述的阻容延迟电路由阻容和MOS反相器构成，通过设计P衬底材料、N型外延层、Pwell和N+区的尺寸和间距构成击穿电压在6V～40V的纵向结可控硅结构。本实用新型可通过设计合适参数的阻容和反相器，控制MOS开关，得到性能理想的类绝缘栅双极晶体管结构的TVS。由阻容和反相器构成的延迟电路为栅极提供稳定的电位。
进一步的，通过设计N+区、Pwell、N型外延层的掺杂浓度和厚度，以及多晶硅栅氧厚度，构成开启电压在0.5V～2V和导通电阻不大于0.2欧姆的N型MOS结构。即获得适当的开启电压，和尽可能低的导通电阻。
本实用新型可适当设计栅氧层厚度、表面的N+区、Pwell、N型外延层的掺杂浓度和厚度，获得适当的阈值电压，如0.5V～2V。该TVS器件在阳极出现瞬态电压时开启工作，首先由反相器的PMOS路径为MOS多晶栅提供高电位，栅电荷使沟道反型，MOS的源漏之间出现电流，电子电流通过沟道向N型外延注入，即提供PNP型晶体管的基极驱动电流，PNPN晶闸管开启，对瞬态电压进行钳位。由阻容和反相器构成延迟电路，在电路开启工作一段时间后给栅提供稳定电压，防止沟道电流过大导致烧毁。亦可设计VDMOS的栅结构代替平面多晶栅，MOS沟道电流路径变为纵向，VDMOS电流密度可大于LDMOS，触发与关断更易控制。
本实用新型中，由P衬底材料替代IGBT的晶圆背面的P+注入构成类绝缘栅双极晶体管结构的阳极；
由N型外延替代IGBT的N型缓冲层和N型漂移区构成类绝缘栅双极晶体管结构中MOS的源区；
类绝缘栅双极晶体管结构设计成多元胞结构，有利于增加极限通流能力。
在上述方案基础上，所述的P衬底材料采用P+衬底，在Pwell表面N+区一侧有一P型重掺杂区（P+区）作为晶闸管门极关断控制（GTO Gate Control），在N+区的另一侧或其中有一多晶硅POLY分别连接N+、Pwell和N外延，构成由N+区作为漏极、N型外延层作为源极、Pwell作为衬底及多晶硅作为栅极的MOS结构，其中，所述的P+衬底接阳极，P+区和N+区接阴极，多晶硅POLY作为MOS多晶栅由MOS反相器控制。
本实用新型相对IGBT更改衬底类型，使用较薄外延、降低栅氧化层厚度，结合电容电阻和反相器形成控制逻辑获得一种受阻容延迟控制的类绝缘栅双极晶体管结构的TVS器件。
本实用新型原理是：由阻容和反相器构成延迟电路，通过设计栅氧层厚度、表面的N型重掺杂、P型阱、N型外延层的掺杂浓度和厚度，获得适当的阈值电压，如典型阈值在0.5V～2V）。该TVS所在电路正常工作时，由阻容和反相器构成延迟电路，在电路开启工作前，提供稳定的电位，关断MOS，TVS保持低漏电流状态。当该TVS器件超过工作电压的瞬态电压上升沿到来时，首先由反相器的PMOS路径为MOS多晶栅提供高电位，栅电荷使沟道反型，MOS的源极、漏极之间出现电流，电子电流通过沟道向N型外延注入，即提供PNP型晶体管的基极驱动电流，PNPN晶闸管开启，对瞬态电压进行钳位。在电路开启工作一段时间后，阻容模块为反相器的输入端提供高电平，关断PMOS，使得其输出端恢复低电平关断栅，并为栅提供稳定电压，防止沟道电流过大导致烧毁。
进一步的，所述的多晶硅POLY在半导体主体的表面，设在与P+区的相对面，在N+的一侧，横向分别连接N+区、Pwell和N外延，构成平面多晶栅，构成LDMOS。
所述的多晶硅POLY作为IGBT门极（IGBT Gate Control）由PMOS和NMOS构成的反向器控制，P+衬底接延迟电路的阳极，N+区和P+区接延迟电路的阴极。
另外，亦可设计VDMOS的栅结构代替平面多晶栅，MOS沟道电流路径变为纵向，即：所述的多晶硅POLY在N+区内开有槽，使多晶硅POLY沿纵向分别连接N+区、Pwell和N外延，构成VDMOS的栅结构。VDMOS电流密度可大于LDMOS，触发与关断更易控制。
所述的多晶硅POLY上表面作为IGBT门极（IGBT Gate Control）由PMOS和NMOS构成的反向器控制，P+衬底接延迟电路的阳极，N+区和P+区接延迟电路的阴极。
本实用新型中，在阻容和MOS反相器构成延迟电路中，所述的电容选用MOS电容或PIP电容。
对于部分电连接无法通过金属表面金属线连接时，通过封装过程中引线连接。
本实用新型的优越性在于：类绝缘栅双极晶体管结构设计成多元胞结构，有利于增加极限通流能力；适当设计N型外延和P型阱的掺杂浓度获得适当的开启电压，和尽可能低的导通电阻。本实用新型导通状态时单位面积电流密度大。本实用新型结构中的SCR结构为纵向，外延层厚度、电阻率、阱深度、注入结深等均匀，击穿状态时电荷分布、电场线等分布合理，能高效利用结面积，其电流密度可远大于横向SCR结构。
附图说明
图1 MOS触发SCR结构的TVS器件电路示意图；
图2 MOS触发的表面结横向结构SCR的TVS器件结构与电路示意图；
图3 绝缘栅双极晶体管器件部分等效电路图；
图4 FS-IGBT结构示意图；
图5 本实用新型类绝缘栅双极晶体管结构示意图；
图6 一种受阻容延迟控制的类绝缘栅双极晶体管结构的TVS器件结构与电路示意图；
图7 使用VDMOS表面结构的类绝缘栅双极晶体管结构示意图；
图8 一种受阻容延迟控制的使用VDMOS表面结构的类绝缘栅双极晶体管结构的TVS器件结构与电路示意图；
图中标号说明：
1——P+衬底；
2——N型外延；
Pwell——P型阱；
N+——N型重掺杂；
P+——P型重掺杂；
3——横向多晶硅POLY；
4——纵向多晶硅POLY；
R——电阻；
C——电容。
具体实施方式
实施例1
一种改进的类绝缘栅双极晶体管器件，剖面图如图5所示，采用P+衬底1，减薄的N型外延2，N型外延2上的P型阱Pwell，及P型阱Pwell表面的N型重掺杂N+构成PNPN纵向结可控硅结构SCR，N+的一侧有一P型重掺杂P+，N型重掺杂N+另一侧一横向多晶硅POLY3分别横向连接N+区、Pwell和N型外延2，击穿电压控制在6V～40V之间，其中，由表面的N型重掺杂N+作为漏极，N型外延2层作为源极，P型阱Pwell作为衬底，多晶硅POLY作为栅极构成NMOS结构。
本实施例改进的类绝缘栅双极晶体管器件连接由电阻R、电容C和PMOS、NMOS反相器构成的延迟电路，与图1中的阻容和MOS反相器构成的延迟电路相同。
如图7所示，P+衬底接阳极，P+区作为晶闸管门极（GTO Gate Control）接阴极，多晶硅POLY作为MOS多晶栅由MOS反相器控制，N+接阴极。
本实施例所述的横向多晶硅POLY在半导体主体的表面，N型重掺杂N+的一侧，分别连接N+、Pwell和N型外延，构成平面多晶栅，构成LDMOS。
本实施例相对于IGBT更改衬底类型，使用较薄N型外延、降低栅氧化层厚度，结合电容电阻和MOS反相器形成控制逻辑获得一种受阻容延迟控制的类绝缘栅双极晶体管结构的TVS器件。
实施例2
一种改进的类绝缘栅双极晶体管器件，与实施例1类似，剖面图如图6所示，采用P+衬底1，减薄的N型外延2，N型外延2上的P型阱Pwell，及P型阱Pwell表面的N型重掺杂N+构成PNPN纵向结可控硅结构SCR，N+的一侧有一P型重掺杂P+，N型重掺杂中一纵向多晶硅POLY4，该纵向多晶硅POLY4沿纵向与N+、P型阱Pwell和N型外延2连接，击穿电压控制在6V～40V之间，其中，由表面的N型重掺杂N+作为漏极，N型外延2层作为源极，P型阱Pwell作为衬底，多晶硅POLY作为栅极构成NMOS结构。
本实施例改进的类绝缘栅双极晶体管器件连接阻容和MOS反相器构成的延迟电路与实施例1相同。
如图8所示，P+衬底1接阳极，P+区作为晶闸管门极（GTO Gate Control）接阴极，纵向多晶硅POLY4作为MOS多晶栅由MOS反相器控制，N+接阴极。
本实施例中，所述的多晶硅POLY在N+区内开有槽，使多晶硅POLY沿纵向分别连接N+区、Pwell和N外延，构成VDMOS的栅结构。
Claims (10)
1.一种TVS器件，与阻容延迟电路连接，其特征在于：包括P衬底材料、N型外延层、在N型外延层表面生长的P型阱Pwell、Pwell表面的N型重掺杂区N+区、多晶硅POLY栅、多晶电阻构成多元胞结构的半导体主体，由P衬底材料、N型外延、P型阱和表面的N+区构成PNPN纵向结可控硅结构；由表面的N+区作为漏极，N型外延层作为源极，Pwell作为衬底，多晶硅作为栅极构成N型MOS结构，根据控制其中类绝缘栅双极晶体管结构的击穿电压在6V～40V之间，用于静电和低压浪涌防护。
2.根据权利要求1所述的一种TVS器件，其特征在于：所述的阻容延迟电路由阻容和MOS反相器构成，通过设计P衬底材料、N型外延层、Pwell和N+区的尺寸和间距构成击穿电压在6V～40V的纵向结可控硅结构。
3.根据权利要求1或2所述的一种TVS器件，其特征在于：通过设计N+区、Pwell、N型外延层的掺杂浓度和厚度，以及多晶硅栅氧厚度，构成开启电压在0.5V～2V和导通电阻不大于0.2欧姆的N型MOS结构。
4.根据权利要求3所述的一种TVS器件，其特征在于：所述的P衬底材料采用P+衬底和减薄的N型外延层，在Pwell表面N+区一侧有一P型重掺杂区P+区作为晶闸管门极关断控制，在N+区的另一侧或其中有一多晶硅POLY分别连接N+、Pwell和N外延，构成由N+区作为漏极、N型外延层作为源极、Pwell作为衬底及多晶硅作为栅极的MOS结构，其中，所述的P+衬底接阳极，P+区和N+区接阴极，多晶硅POLY作为MOS多晶栅由MOS反相器控制。
5.根据权利要求4所述的一种TVS器件，其特征在于：所述的多晶硅POLY在半导体主体的表面，设在与P+区的相对面，在N+的一侧，横向分别连接N+区、Pwell和N外延，构成平面多晶栅。
6.根据权利要求5所述的一种TVS器件，其特征在于：所述的多晶硅POLY作为IGBT门极IGBT Gate Control由PMOS和NMOS构成的反向器控制，P+衬底接延迟电路的阳极，N+区和P+区接延迟电路的阴极。
7.根据权利要求4所述的一种TVS器件，其特征在于：所述的多晶硅POLY在N+区内开有槽，使多晶硅POLY沿纵向分别连接N+区、Pwell和N外延，构成VDMOS的栅结构。
8.根据权利要求7所述的一种TVS器件，其特征在于：所述的多晶硅POLY上表面作为IGBT门极由PMOS和NMOS构成的反向器控制，P+衬底接延迟电路的阳极，N+区和P+区接延迟电路的阴极。
9.根据权利要求1或2所述的一种TVS器件，其特征在于：所述的阻容延迟电路中，电容选用MOS电容或PIP电容。
10.根据权利要求1或2所述的一种TVS器件，其特征在于：TVS器件通过金属表面金属线连接，或者，对于部分电连接无法通过金属表面金属线连接时，通过封装过程中引线连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022030853.3U CN212571005U (zh) | 2020-09-16 | 2020-09-16 | 一种tvs器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022030853.3U CN212571005U (zh) | 2020-09-16 | 2020-09-16 | 一种tvs器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN212571005U true CN212571005U (zh) | 2021-02-19 |
Family
ID=74622676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202022030853.3U Active CN212571005U (zh) | 2020-09-16 | 2020-09-16 | 一种tvs器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN212571005U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116454084A (zh) * | 2023-05-08 | 2023-07-18 | 上海晶岳电子有限公司 | 一种tvs器件及其制造方法 |
| CN116884969A (zh) * | 2022-08-22 | 2023-10-13 | 上海晶岳电子有限公司 | 一种半导体器件及其制造方法 |
-
2020
- 2020-09-16 CN CN202022030853.3U patent/CN212571005U/zh active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116884969A (zh) * | 2022-08-22 | 2023-10-13 | 上海晶岳电子有限公司 | 一种半导体器件及其制造方法 |
| CN116884969B (zh) * | 2022-08-22 | 2024-03-26 | 上海晶岳电子有限公司 | 一种半导体器件及其制造方法 |
| CN116454084A (zh) * | 2023-05-08 | 2023-07-18 | 上海晶岳电子有限公司 | 一种tvs器件及其制造方法 |
| CN116454084B (zh) * | 2023-05-08 | 2024-05-14 | 上海晶岳电子有限公司 | 一种tvs器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10038062B2 (en) | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter | |
| US8896093B2 (en) | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter | |
| US7781826B2 (en) | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter | |
| KR101375021B1 (ko) | 실리콘-게르마늄/실리콘 채널 구조를 갖는 전력 트랜치 모스펫 | |
| CN109427869B (zh) | 一种半导体器件 | |
| CN103383958A (zh) | 一种rc-igbt器件及其制作方法 | |
| CN111312707B (zh) | 一种低比导通电阻的功率半导体器件 | |
| CN103441148A (zh) | 一种集成肖特基二极管的槽栅vdmos器件 | |
| US20150187877A1 (en) | Power semiconductor device | |
| CN212571005U (zh) | 一种tvs器件 | |
| US9263560B2 (en) | Power semiconductor device having reduced gate-collector capacitance | |
| CN112563326A (zh) | 一种具有寄生二极管的mos栅控晶闸管及其制造方法 | |
| CN109755303B (zh) | 一种igbt功率器件 | |
| CN112259597A (zh) | 一种tvs器件 | |
| CN114551601B (zh) | 高抗浪涌电流能力的集成栅控二极管的碳化硅mosfet | |
| CN115832039A (zh) | 一种逆导型igbt器件 | |
| US9698138B2 (en) | Power semiconductor device with improved stability and method for producing the same | |
| US20230420449A1 (en) | Power semiconductor device with forced carrier extraction and method of manufacture | |
| CN111403385B (zh) | 一种具有内嵌肖特基二极管的rc-ligbt器件 | |
| CN116153992B (zh) | 一种逆导型绝缘栅双极型晶体管 | |
| CN103441151A (zh) | 一种低正向压降的二极管 | |
| US11631666B2 (en) | Semiconductor device | |
| CN110504312B (zh) | 一种具有短路自保护能力的横向igbt | |
| CN110504259B (zh) | 一种具有过流保护能力的横向igbt | |
| US20200321330A1 (en) | Device of protection against electrostatic discharges |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |