CN212111761U

CN212111761U - 电平匹配电路、集成模块及ir46电能表工况仿真装置

Info

Publication number: CN212111761U
Application number: CN202020509024.0U
Authority: CN
Inventors: 金振华; 燕伯峰; 董永乐; 刘宇鹏; 黄欣; 余佳; 李轩
Original assignee: Inner Mongolia Power Group Co ltd
Current assignee: Inner Mongolia Power Group Co ltd
Priority date: 2020-04-09
Filing date: 2020-04-09
Publication date: 2020-12-08
Anticipated expiration: 2030-04-09

Abstract

本申请公开了一种电平匹配电路、集成模块及IR46电能表工况仿真装置，包括：两路电压端口以及N路信号传输通道，N为正整数；第一电压端口连接FPGA的电源，第二电压端口连接IR46核心板的电源；信号传输通道包括第一上拉电阻、第二上拉电阻以及开关管；第一上拉电阻的一端连接第一电压端口，另一端连接开关管的第一端，并作为信号传输通道的第一信号端；第二上拉电阻的一端连接第二电压端口，另一端连接开关管的第二端，并作为信号传输通道的第二信号端；开关管的第三端连接第一电压端口；当其中任意一信号端输入高电平时，开关管为截止状态；当其中任意一信号端输入低电平时，开关管为导通状态。该电路结构简单，信号延迟低。

Description

电平匹配电路、集成模块及IR46电能表工况仿真装置

技术领域

本申请涉及电路技术领域，特别涉及一种电平匹配电路；还涉及一种电平匹配集成模块以及一种IR46电能表工况仿真装置。

背景技术

IR46电能表工况仿真装置通过上位机命令控制FPGA模拟被测IR46电能表内部的时钟、计量、存储等芯片，与被测IR46电能表的核心板的单片机进行信号传输，模拟被测IR46电能表软件运行所需要的真实的输入，记录软件运行的输出结果。硬件主要完成***设备的接口连接，测试执行、测试监控、***设备的数据处理功能由软件实现。其中，IR46核心板即被测IR46电能表的核心板的电源***与FPGA模拟电路的电源***不一样，IR46核心板的电源***的电压为5V，FPGA模拟电路的电源***的电压为3.3V。为为了兼容不同的电源***，需要在FPGA模拟电路与IR46核心板之前设置电平匹配电路。

目前，当FPGA模拟电路为信号发送端、IR46核心板端为信号接收端时，采用如图1a所示的电路进行电压匹配。当FPGA模拟电路为信号接收端、IR46 核心板为信号发送端时，采用如图1b所示的电路进行电压匹配，基于电阻分压来进行信号传输。

然而，上述现有技术存在如下技术缺陷：

1)发送接收方向不一样，电路不一样，一个采用如图1a所示的三极管匹配方式，一个采用如图1b所示的电阻分压方式，导致电路繁琐；

2)针对采用三极管匹配方式的电路，由于三极管基级和集电极为二极管，存在结电容，导致信号传输延迟较大，对于高速信号传输来说，延迟过高，无法满足高速信号传输的要求。

有鉴于此，如何简化电路结构、降低信号延迟已成为本领域技术人员亟待解决的技术问题。

实用新型内容

本申请的目的是提供一种电平匹配电路，简化电路结构，降低信号延迟；本申请的另一目的是提供一种电平匹配集成模块以及一种IR46电能表工况仿真装置，均具有上述技术效果。

为解决上述技术问题，本申请提供了一种电平匹配电路，包括：

第一电压端口、第二电压端口以及N路信号传输通道，N为正整数；所述第一电压端口连接FPGA的电源，所述第二电压端口连接IR46核心板的电源；

所述信号传输通道包括第一上拉电阻、第二上拉电阻以及开关管；所述第一上拉电阻的一端连接所述第一电压端口，所述第一上拉电阻的另一端连接所述开关管的第一端，并作为所述信号传输通道的第一信号端，所述第二上拉电阻的一端连接所述第二电压端口，所述第二上拉电阻的另一端连接所述开关管的第二端，并作为所述信号传输通道的第二信号端，所述开关管的第三端连接所述第一电压端口；

当所述第一信号端或所述第二信号端输入高电平时，所述开关管为截止状态；当所述第一信号端或所述第二信号端输入低电平时，所述开关管为导通状态。

可选的，所述开关管具体为MOS管，所述MOS管的源极为所述开关管的第一端，所述MOS管的漏极为所述开关管的第二端，所述MOS管的栅极为所述开关管的第三端。

可选的，所述信号传输通道的数量具体为八个。

可选的，所述电平匹配电路还包括：

使能端口，三态门组，所述三态门组包括第一三态门、第二三态门以及第三三态门；所述第一三态门、第二三态门以及所述第三三态门的使能端均连接所述使能端口，所述第一三态门的输入端连接所述第一电压端口，所述第一三态门的输出端连接所述第一上拉电阻，所述第二三态门的输入端连接所述第二电压端口，所述第二三态门的输出端连接所述第二上拉电阻，所述第三三态门的输入端连接所述第一电压端口，所述第三三态门的输出端连接所述开关管的第三端。

可选的，所述使能端口串联电阻后连接所述FPGA的电源。

可选的，所述三态门组的个数具体为1组，各所述信号传输通道均与所述三态门组相连。

为解决上述技术问题，本申请还提供了一种电平匹配集成模块，所述电平匹配集成模块集成有如上所述的电平匹配电路。

为解决上述技术问题，本申请还提供了一种IR46电能表工况仿真装置，所述IR46电能表工况仿真装置包括如上所述的电平匹配集成模块。

本申请所提供的电平匹配电路，包括：第一电压端口、第二电压端口以及N路信号传输通道，N为正整数；所述第一电压端口连接FPGA的电源，所述第二电压端口连接IR46核心板的电源；所述信号传输通道包括第一上拉电阻、第二上拉电阻以及开关管；所述第一上拉电阻的一端连接所述第一电压端口，所述第一上拉电阻的另一端连接所述开关管的第一端，并作为所述信号传输通道的第一信号端，所述第二上拉电阻的一端连接所述第二电压端口，所述第二上拉电阻的另一端连接所述开关管的第二端，并作为所述信号传输通道的第二信号端，所述开关管的第三端连接所述第一电压端口；当所述第一信号端或所述第二信号端输入高电平时，所述开关管为截止状态；当所述第一信号端或所述第二信号端输入低电平时，所述开关管为导通状态。可见，本申请所提供的电平匹配电路，电路结构简单，无论FPGA为信号发送端还是信号接收端均适用。并且，该电平匹配电路的延时低，可有效提高信号传输成功率，满足高速信号传输的需求。

本申请所提供电平匹配集成模块以及IR46电能表工况仿真装置，均具有上述技术效果。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为现有的一种电平匹配电路的示意图；

图1b为现有的另一种电平匹配电路的示意图；

图2为本申请实施例所提供的一种电平匹配电路的示意图；

图3为本申请实施例所提供的另一种电平匹配电路的示意图；

图4为本申请实施例所提供的又一种电平匹配电路的示意图；

图5为本申请实施例所提供的再一种电平匹配电路的示意图；

图6为本申请实施例所提供的一种电平匹配集成模块的示意图；

图7为本申请实施例所提供的一种IR46电能表工况仿真装置的示意图。

具体实施方式

本申请的核心是提供一种电平匹配电路，简化电路结构，降低信号延迟；本申请的另一核心是提供一种电平匹配集成模块以及一种IR46电能表工况仿真装置，均具有上述技术效果。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参考图2，图2为本申请实施例所提供的一种电平匹配电路的示意图，参考图2所示，该电平匹配电路包括：

第一电压端口VCCA、第二电压端口VCCB以及N路信号传输通道，N 为正整数；第一电压端口VCCA连接FPGA的电源，第二电压端口VCCB连接IR46核心板的电源；信号传输通道包括第一上拉电阻R1、第二上拉电阻 R2以及开关管K；第一上拉电阻R1的一端连接第一电压端口VCCA，第一上拉电阻R1的另一端连接开关管K的第一端，并作为信号传输通道的第一信号端，第二上拉电阻R2的一端连接第二电压端口VCCB，第二上拉电阻R2 的另一端连接开关管K的第二端，并作为信号传输通道的第二信号端，开关管K的第三端连接第一电压端口VCCA；当第一信号端或第二信号端输入高电平时，开关管K为截止状态；当第一信号端或第二信号端输入低电平时，开关管K为导通状态。

具体而言，本申请所提供的电平匹配电路主要包括第一电压端口VCCA、第二电压端口VCCB以及N路信号传输通道。其中，第一电压端口VCCA连接FPGA的电源，为低电源端，第二电压端口VCCB连接IR46核心板的电源为高电源端。第一电压端口VCCA可接受1.2V到3.6V范围内的任意电源电压。第二电压端口VCCB可接受1.65V到5.5V范围内的任意电源电压。第一电压端口 VCCA与第二电压端口VCCB可实现1.2V、1.8V、2.5V、3.3V和5V电压节点之间的任意低压双向匹配。

信号传输通道的两端分别连接FPGA与IR46核心板，经由此信号传输通道实现FPGA与IR46核心板之间的信号传输。信号传输通道主要包括第一上拉电阻R1、第二上拉电阻R2以及开关管K；第一上拉电阻R1的一端连接第一电压端口VCCA，第一上拉电阻R1的另一端连接开关管K的第一端，并作为信号传输通道的第一信号端，第二上拉电阻R2的一端连接第二电压端口 VCCB，第二上拉电阻R2的另一端连接开关管K的第二端，并作为信号传输通道的第二信号端，开关管K的第三端连接第一电压端口VCCA。当第一信号端输入高电平时，此时开关管K为截止状态，第一信号端对应的第二信号端输出为高电平；当第二信号端输入高电平时，此时开关管K为截止状态，第二信号端对应的第一信号端输出为高电平。相反，当第一信号端输入低电平时，此时开关管K为导通状态，第一信号端对应的第二信号端输出为低电平；当第二信号端输入低电平时，此时开关管K为导通状态，第二信号端对应的第一信号端输出为低电平。由此，实现信号传输时的电压匹配，满足任意端信号电平识别的要求。

其中，对于电压匹配电路中信号传输通道数量本申请不作限定，可以根据实际应用需要进行相适应的设置。

在一种具体的实施方式中，可选的，信号传输通道的数量具体为八个。即本实施例中，N＝8，电压匹配电路具体设置有八路信号传输通道，从而同时可实现8路信号的传输。各信号传输通道中的第一上拉电阻R1的一端均与第一电压端口VCCA相连，各信号传输通道中的第一上拉电阻R1的另一端分别对应与各自信号传输通道中的开关管K的第一端相连，并作为各自信号传输通道的第一信号端。各信号传输通道中的第二上拉电阻R2的一端均与第二电压端口VCCB相连，各信号传输通道中的第二上拉电阻R2的另一端分别对应与各自信号传输通道中的开关管K的第二端相连，并作为各自信号传输通道的第二信号端。

另外，对于信号传输通道中开关管K的具体类型，本申请不作限定，可以根据实际情况进行差异性设置。

在一种具体的实施方式中，开关管K具体为MOS管，MOS管的源极为开关管K的第一端，MOS管的漏极为开关管K的第二端，MOS管的栅极为开关管K的第三端。

具体的，本实施例中，开关管K具体选择为N沟道MOS管，该MOS管的源极为开关管K的第一端，MOS管的漏极为开关管K的第二端，MOS管的栅极为开关管K的第三端。此时，信号传输通道中第一上拉电阻R1的一端连接第一电压端口VCCA，第一上拉电阻R1的另一端连接MOS的源极，并作为信号传输通道的第一信号端，第二上拉电阻R2的一端连接第二电压端口VCCB，第二上拉电阻R2的另一端连接MOS管的漏极，并作为信号传输通道的第二信号端，MOS管的栅极连接第一电压端口VCCA。

基于上述电路结构，以信号传输通道为2路为例，该电平匹配电路的工作原理如下：

A1、B1为第一信号传输通道中的一组信号，A2、B2为第二信号传输通道中的一组信号，Q1、Q2为N沟道MOS管，R1、R2分别为第一信号传输通道中的第一上拉电阻与第二上拉电阻，R3、R4分别为第二信号传输通道中的第一上拉电阻与第二上拉电阻。

当A1为高电平时，MOS管Q1的源极与栅极不导通，MOS管Q1处于截止状态，此时，B1信号也为高电平。同样，当B1为高电平时，MOS管 Q1处于截止状态，此时，A1信号也为高电平。

由A1至B1的低电平传输：A1为低电平，MOS管Q1的栅极与源级之间的电压V_GS等于第一电压端口VCCA连接的FPGA的电源电压，此时MOS 管导通，B1信号被拉低，实现A1至B1的传输；

由B1至A1的低电平传输：B1为低电平，MOS管Q1的源级与漏级之间的体二极管瞬间导通，MOS管Q1的栅极与源级之间的电压V_GS为高电平，MOS管导通，A1被拉低至与B1相同的低电平，实现B1至A1传输。

同理，A2与B2之间的传输原理同上。

进一步，在上述实施例的基础上，作为一种优选的实施方式，电平匹配电路还包括：使能端口EN，三态门组，三态门组包括第一三态门P1、第二三态门P2以及第三三态门P3；第一三态门P1、第二三态门P2以及第三三态门 P3的使能端均连接使能端口EN，第一三态门P1的输入端连接第一电压端口 VCCA，第一三态门P1的输出端连接第一上拉电阻R1，第二三态门P2的输入端连接第二电压端口VCCB，第二三态门P2的输出端连接第二上拉电阻 R2，第三三态门P3的输入端连接第一电压端口VCCA，第三三态门P3的输出端连接开关管K的第三端。

具体的，参考图4所示，本实施例中，电平匹配电路还设置有使能端口 EN以及三态门组，三态门组包括第一三态门P1、第二三态门P2以及第三三态门P3；第一三态门P1、第二三态门P2以及第三三态门P3的使能端均连接使能端口EN，第一三态门P1的输入端连接第一电压端口VCCA，第一三态门P1的输出端连接第一上拉电阻R1，第二三态门P2的输入端连接第二电压端口VCCB，第二三态门P2的输出端连接第二上拉电阻R2，第三三态门P3 的输入端连接第一电压端口VCCA，第三三态门P3的输出端连接开关管K的第三端。当使能端口EN置高时，各三态门导通，相反，当使能端口EN置低时，各三态门关断。

以开关管K具体为上述N沟道的MOS管为例，该设置有三态门组的电平匹配电路的工作原理如下：

A1、B1为一组对应的信号，Q1为N沟道MOS管，R1为第一上拉电阻 R1连接第一电压端口VCCA，R2为第二上拉电阻R2连接第二电压端口 VCCB。R1串联第一三态门P1后连接至FPGA的3.3V电源，R2串联第二三态门P2后连接至IR46核心板的5V电源，MOS管的栅极串联第三三态门P3 后连接至FPGA的3.3V电源；P1、P2、P3的使能端均连接到使能端口EN，当使能端口EN置低时，三态门P1、P2、P3断开，MOS管Q1截止，R1、 R2分别与FPGA的3.3V电源和IR46核心板的5V电源断开，此时A1、B1 信号为高阻态；当使能端口EN置高时，P1、P2、P3闭合，R1、R2分别连接至FPGA的3.3V电源和IR46核心板的5V电源，由于电阻R1、R2为强上拉电阻，且MOS管Q1处于截止状态(V_GS＝0V)，所以A1、B1上的信号被强上拉电阻拉至高电平。

在使能端口EN置低的情况下，MOS管始终处于截止状态，电平匹配电路不工作；在使能端口EN置高的情况下电平匹配电路工作，包括如下几种情况：

由A1至B1的高电平传输或者由B1至A1的高电平传输：

由B1至A1的低电平传输：B1为低电平，MOS管Q1的源级与漏级之间的体二极管瞬间导通，MOS管Q1的栅极与源级之间的电压V_GS为高电平， MOS管导通，A1被拉低至与B1相同的低电平，实现B1至A1传输。

进一步，使能端口EN具体串联一个电阻后连接FPGA的电源。

进一步，为简化电路结构，在一种具体的实施方式中，三态门组的个数具体为1组，各信号传输通道均与三态门组相连。

具体而言，本实施例中，电平匹配电路设置一组三态门组，各信号传输通道中的第一上拉电阻R1均与此三态门组中第一三态门P1的输出端相连，各信号传输通道中的第二上拉电阻R2均与此三态门组中的第二三态门P2的输出端相连，各信号传输通道中的开关管K的第三端均与此三态门组中的第三三态门P3的输出端相连。以开关管K为MOS管为例，信号传输通道为两路为例，参考图5所示。

可以明白的是，针对电平匹配电路包括多个信号传输通道的情况，各信号传输通道的信号传输原理均如上所述。

综上所述，本申请所提供的电平匹配电路，包括：第一电压端口、第二电压端口以及N路信号传输通道，N为正整数；所述第一电压端口连接FPGA 的电源，所述第二电压端口连接IR46核心板的电源；所述信号传输通道包括第一上拉电阻、第二上拉电阻以及开关管；所述第一上拉电阻的一端连接所述第一电压端口，所述第一上拉电阻的另一端连接所述开关管的第一端，并作为所述信号传输通道的第一信号端，所述第二上拉电阻的一端连接所述第二电压端口，所述第二上拉电阻的另一端连接所述开关管的第二端，并作为所述信号传输通道的第二信号端，所述开关管的第三端连接所述第一电压端口；当所述第一信号端或所述第二信号端输入高电平时，所述开关管为截止状态；当所述第一信号端或所述第二信号端输入低电平时，所述开关管为导通状态。该电平匹配电路，电路结构简单，无论FPGA为信号发送端还是信号接收端均适用。并且，该电平匹配电路的延时低，可有效提高信号传输成功率，满足高速信号传输的需求。

本申请还提供了一种电平匹配集成模块，该电平匹配集成模块集成如上所述的电平匹配电路。如当电平匹配电路包括八路信号传输通道、使能端以及各信号传输通道包括状态转换器时，电平匹配集成模块的外部引脚如图6 所示，此时可以实现8路信号的电平转换。A1与B1对应，A2与B2对应，依此类推。

对于本申请所提供的电平匹配集成模块的介绍请参照电平匹配电路的实施例，本申请在此不做赘述。

本申请还提供了一种IR46电能表工况仿真装置，参考图7所示，该IR46 电能表工况仿真装置包括上述实施例所述的电平匹配集成模块。对于本申请所提供的IR46电能表工况仿真装置中的电平匹配集成模块的介绍请参照电平匹配集成模块的实施例，本申请在此不做赘述。另外，对于IR46电能表工况仿真装置中的FPGA模拟计量、时钟等芯片以及***电路，本申请在此同样不作赘述，参考现有的相关技术即可。

因为情况复杂，无法一一列举进行阐述，本领域技术人员应能意识到，在本申请提供的实施例的基本原理下结合实际情况可以存在多个例子，在不付出足够的创造性劳动下，应均在本申请的范围内。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims

1.一种电平匹配电路，其特征在于，包括：

2.根据权利要求1所述的电平匹配电路，其特征在于，所述开关管具体为MOS管，所述MOS管的源极为所述开关管的第一端，所述MOS管的漏极为所述开关管的第二端，所述MOS管的栅极为所述开关管的第三端。

3.根据权利要求2所述的电平匹配电路，其特征在于，所述信号传输通道的数量具体为八个。

4.根据权利要求3所述的电平匹配电路，其特征在于，所述电平匹配电路还包括：

5.根据权利要求4所述的电平匹配电路，其特征在于，所述使能端口串联电阻后连接所述FPGA的电源。

6.根据权利要求5所述的电平匹配电路，其特征在于，所述三态门组的个数具体为1组，各所述信号传输通道均与所述三态门组相连。

7.一种电平匹配集成模块，其特征在于，所述电平匹配集成模块集成有如权利要求1至6任一项所述的电平匹配电路。

8.一种IR46电能表工况仿真装置，其特征在于，所述IR46电能表工况仿真装置包括如权利要求7所述的电平匹配集成模块。