CN211455723U - 一种集成dc耦合电容的芯片 - Google Patents
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Abstract
本申请公开一种集成DC耦合电容的芯片。该芯片具有第一端及第二端，所述第一端电性连接第一阻抗匹配单元的第一端，第一阻抗匹配单元的第二端连接第一电容的一端，第一电容的另一端电性连接所述第二端；所述第一阻抗匹配单元包含第一支路I1，所述第一支路I1包含至少一个第一电感；第二电容，其一端电性连接所述第一端及所述第一阻抗匹配单元的第一端、另一端电性接地；电阻，其一端电性连接第一阻抗匹配单元的第二端及所述第二端，另一端电性接地。该芯片上集成电容的DC耦合结构，这样减小芯片的封装尺寸同时芯片的宽带阻抗连续性好、成本低。
Description
技术领域
本申请涉及芯片技术领域，具体的涉及一种集成DC耦合电容的芯片。
背景技术
随着光通信的迅猛发展，对高速电芯片提出了更高的要求，包括带宽，集成度，低功耗等方面。芯片在应用时其内外DC电压不一致，这时通常采用电容对芯片内外的DC电压进行隔直，如图1所示，采用在芯片外部配置隔直电容的AC耦合架构，电容C_pcb配置在PCB板，其容值约为100nF，封装后体积大。
由于整体电芯片是宽带的，随着带宽的增加,该电容(C_pcb)也必须是宽带，为了匹配阻抗需要配置多个电容，导致器件封装尺寸进一步同时经济性差。另外在PCB板上的电容也会恶化宽带***的阻抗连续性。
因此，需要一种具有新型电容耦合结构的芯片。
实用新型内容
为克服上述缺陷，本申请的目的在于：提出一种集成DC耦合电容的芯片，该芯片上集成DC耦合电容，这样的设计可减小芯片封装尺寸、芯片应用于宽带(100KHz～30GHz)场合时阻抗连续性好，该芯片经济性好。
为解决上述技术问题，本申请采用如下技术方案：
一种集成DC耦合电容的芯片，其特征在于，具有：
第一端及第二端，
所述第一端电性连接第一阻抗匹配单元的第一端，第一阻抗匹配单元的第二端连接第一电容的一端，第一电容的另一端电性连接所述第二端；
所述第一阻抗匹配单元包含第一支路I1，所述第一支路I1包含至少一个第一电感；
第二电容，其一端电性连接所述第一端及所述第一阻抗匹配单元的第一端、另一端电性接地；
电阻，其一端电性连接第一阻抗匹配单元的第二端及所述第二端，另一端电性接地。这样的设计，减小芯片(芯片模块)封装尺寸、芯片应用于宽带(100KHz～30GHz)场合时阻抗连续性好。
优选的，该第一电感的感值范围介于10pH～800pH。
优选的，该第一阻抗匹配单元包含第二支路I2，所述第二支路I2包含：至少一个第二电感及至少一个第三电容，所述第二电感与第三电容电性串联。
优选的，该第二电感的一端与第一电感的一端及所述第一端电性连接。
优选的，该第三电容的一端与第一电感的一端及所述第一端电性连接。
优选的，该第二电感及所述第三电容集成于芯片内。这样减小芯片(芯片模块)封装尺寸。
优选的，该第一电容集成于芯片内。这样减小芯片(芯片模块)封装尺寸。
有益效果
相对于现有技术中的方案，本申请的有益效果：
本申请提出的集成DC耦合电容的芯片，该芯片上集成DC耦合电容，这样芯片无需在PCB板上配置大尺寸的宽带电容，进而有效地减小了芯片(芯片模块)的封装尺寸同时改善了宽带阻抗的连续性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为现有的芯片外部配置隔直电容的AC耦合方式的拓扑示意；
图2为本申请第一实施例芯片采用集成电容耦合结构的拓扑示意图；
图3为本申请第二实施例芯片采用集成电容耦合结构的拓扑示意图；
图4为本申请第三实施例芯片采用集成电容耦合结构的拓扑示意图。
具体实施方式
以下结合具体实施例对上述方案做进一步说明。应理解，这些实施例是用于说明本申请而不限于限制本申请的范围。实施例中采用的实施条件可以根据具体厂家的条件做进一步调整，未注明的实施条件通常为常规实验中的条件。
为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。附图中包括示意图，会有各个部件的缩尺以及纵横的比率等与实际不同的情况
本申请提出一种芯片，该芯片配置成集成DC耦合电容。通过该实施结构其可匹配高带宽范围(范围)，电容集成到芯片上进而降低了芯片(芯片模块)的封装尺寸满足芯片小型化的要求。
接下来结合附图2-图4来详细的描述本申请提出的集成DC耦合电容的芯片。附图中包括示意图，会有各个部件的缩尺以及纵横的比率等与实际不同的情况。
请参阅图2，图2为本申请提出的第一实施例芯片采用集成电容耦合结构的拓扑示意图。该芯片具有第一端(Vin)及第二端(Vout),
该第一端(Vip)电性连接第一阻抗匹配单元11的第一端11a，第一阻抗匹配单元11的第二端11b连接第一电容C_ac的一端，第一电容C_ac的另一端连接第二端(Vout)；第一阻抗匹配单元11包含第一支路I1，该第一支路I1包含第一电感L1，其感值范围介于10pH～800pH。
第二电容C_pad的一端电性连接该第一端(Vip)及第一阻抗匹配单元11的第一端11a，第二电容C_pad的另一端电性接地。
电阻R_rf的一端电性连接第一阻抗匹配单元11的第二端11b及第二端(Vout)。本实施方式中的元器件(第二电容C_pad、电阻R_rf等)都集成于芯片内(即采用On chip的封装方式集成电子器件)而无需在PCB板(印刷电路板上)上配置元器件。这样可有效地减小了芯片的封装尺寸同时改善了宽带阻抗的连续性。
作为上述实施方式的变形如图3所示，为第二实施例芯片采用集成电容耦合结构的拓扑示意图；
该方式与图2实施方案的区别在于，第一阻抗匹配单元11还包含第二支路I2,该第二支路I2包含电性串联的第二电感Lp及第三电容C_p。该第二支路I2与第一支路I1电性并联以构成LC匹配网络,这样进一步提高了其应用于高频/超高频场合的高频阻抗的平坦度。同时该实施方式中第二电容C_pad都集成于芯片内，另外通过芯片内第一电容C_ac实现DC电平的隔离。提高芯片的可靠性。
作为图3实施方式的变形如图4所示，为第三实施例芯片采用集成电容耦合结构的拓扑示意图；
该方式与图3实施方案的区别在于，该第二电感Lp与第三电容C_p的配置位置。该实施方式中，第三电容C_p先接触第一段Vin的信号,这样进一步提高了其应用于高频/超高频场合的高频阻抗的平坦度。同时该实施方式通过芯片内第一电容C_ac实现DC电平的隔离。提高芯片的可靠性。
在一实施方式中，第一阻抗匹配单元配置成传输线。这样通过传输线直接连接。
在一实施方式中，并联的第一支路I1与第二支路I2。该第一电感L1、第二电感Lp以及第三电容C_p可为等效示意，在具体的实施方式中，可表现为由多个元器件等效而成。
需要说明的是，在本申请中，术语“上”、“下”、“内”、“中”等指示的方位或位置关系为基于附图所示的方位或位置关系。这些术语主要是为了更好地描述本申请及其实施例，并非用于限定所指示的装置、元件或组成部分必须具有特定方位，或以特定方位进行构造和操作。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
上述实施例只为说明本申请的技术构思及特点，其目的在于让熟悉此项技术的人是能够了解本申请的内容并据以实施，并不能以此限制本申请的保护范围。凡根据本申请精神实质所做的等效变换或修饰，都应涵盖在本申请的保护范围之内。
Claims (7)
1.一种集成DC耦合电容的芯片，其特征在于，具有：
第一端及第二端，
所述第一端电性连接第一阻抗匹配单元的第一端，第一阻抗匹配单元的第二端连接第一电容的一端，第一电容的另一端电性连接所述第二端；
所述第一阻抗匹配单元包含第一支路I1，所述第一支路I1包含至少一个第一电感；
第二电容，其一端电性连接所述第一端及所述第一阻抗匹配单元的第一端、另一端电性接地；
电阻，其一端电性连接第一阻抗匹配单元的第二端及所述第二端，另一端电性接地。
2.如权利要求1所述的集成DC耦合电容的芯片，其特征在于，所述第一电感的感值范围介于10pH～800pH。
3.如权利要求1所述的集成DC耦合电容的芯片，其特征在于，所述第一阻抗匹配单元包含第二支路I2，所述第二支路I2包含：
至少一个第二电感及至少一个第三电容，所述第二电感与第三电容电性串联。
4.如权利要求3所述的集成DC耦合电容的芯片，其特征在于，
所述第二电感的一端与第一电感的一端及所述第一端电性连接。
5.如权利要求3所述的集成DC耦合电容的芯片，其特征在于，
所述第三电容的一端与第一电感的一端及所述第一端电性连接。
6.如权利要求3所述的集成DC耦合电容的芯片，其特征在于，
所述第二电感及所述第三电容集成于芯片内。
7.如权利要求1所述的集成DC耦合电容的芯片，其特征在于，
所述第一电容集成于芯片内。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020437179.8U CN211455723U (zh) | 2020-03-30 | 2020-03-30 | 一种集成dc耦合电容的芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202020437179.8U CN211455723U (zh) | 2020-03-30 | 2020-03-30 | 一种集成dc耦合电容的芯片 |
Publications (1)
| Publication Number | Publication Date |
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| CN211455723U true CN211455723U (zh) | 2020-09-08 |
Family
ID=72303831
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Country Status (1)
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|---|---|
| CN (1) | CN211455723U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114244308A (zh) * | 2021-12-27 | 2022-03-25 | 苏州芈图光电技术有限公司 | kHz～100GHz的片内集成电容DC耦合的电路 |
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2020
- 2020-03-30 CN CN202020437179.8U patent/CN211455723U/zh active Active
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