CN211428121U - 一种低厚度3d堆叠封装结构 - Google Patents
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Abstract
本实用新型公开一种低厚度3D堆叠封装结构，包括：阻焊层和位于阻焊层一侧的第一重布线层，阻焊层开有第一孔位和第二孔位；第一塑封层、封装于第一塑封层内并通过锡膏贴于第一孔位处的第一芯片和贴于第二孔位处的导电块，第一塑封层开有供第一芯片背向阻焊层一侧的I/O口和导电块外露的第三孔位；第二重布线层，位于第一塑封层上并与导电块连接；第二塑封层和封装于第二塑封层内并通过绝缘层贴于第一重布线层上的第二芯片，第二塑封层开有供第二芯片I/O口和第一重布线层外露的第四孔位；第三重布线层，位于第二塑封层上并与第一重布线层连接。本实用新型可降低低厚度3D堆叠封装结构的封装厚度和导通内阻，缩短物理连接和提高产品良率。
Description
技术领域
本实用新型涉及集成电路封装领域，具体涉及一种低厚度3D堆叠封装结构。
背景技术
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。
目前，对于mos芯片而言，其与控制器芯片进行堆叠封装时，物理连接线路较长，导致响应速度慢；封装结构的高度较大，导致产品尺寸较大，难易满足电子产品的微型化发展需求。
实用新型内容
本实用新型的目的在于提供一种低厚度3D堆叠封装结构，可以大大降低低厚度3D堆叠封装结构的封装厚度和导通内阻，缩短物理连接，并能提高产品良率。
为达此目的，本实用新型采用以下技术方案：
提供一种低厚度3D堆叠封装结构，包括：
阻焊层和位于所述阻焊层一侧的第一重布线层，所述阻焊层间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；
位于所述阻焊层远离所述第一重布线层一侧的第一塑封层、封装于所述第一塑封层内并通过锡膏贴于所述第一孔位处的具有双面I/O口的第一芯片和通过锡膏贴于所述第二孔位处的导电块，所述第一塑封层开设有供所述第一芯片背向所述阻焊层一侧的I/O口和所述导电块外露的第三孔位；
第二重布线层，位于所述第一塑封层上并通过所述第三孔位内的导电柱与所述导电块连接；
位于所述第一重布线层远离所述第一芯片的一侧的第二塑封层和具有单面I/O口的第二芯片，所述第二芯片背对所述第一芯片封装于所述第二塑封层内并通过绝缘层贴于所述第一重布线层上，所述第二塑封层开设有供所述第二芯片的I/O口和所述第一重布线层外露的第四孔位；
第三重布线层，位于所述第二塑封层上并通过所述第四孔位内的导电柱与所述第一重布线层连接。
作为低厚度3D堆叠封装结构的一种优选方案，还包括第一铜层和第二铜层，所述第一铜层位于所述第一塑封层上，所述第一铜层和所述第一塑封层均开设有所述第三孔位，所述第二铜层位于所述第二塑封层上，所述第二铜层和所述第二塑封层均开设有所述第四孔位。
作为低厚度3D堆叠封装结构的一种优选方案，还包括第一种子层和第二种子层，所述第一种子层位于所述第三孔位和所述第一铜层的表面，所述第二种子层位于所述第四孔位和所述第二铜层的表面。
作为低厚度3D堆叠封装结构的一种优选方案，还包括第三塑封层、第四塑封层和导电端，所述第三塑封层位于所述第一塑封层上并覆盖所述第二重布线层，所述第三塑封层开设有供所述第二重布线层部分外露的第五孔位，所述导电端位于所述第五孔位内，所述第四塑封层位于所述第二塑封层上并覆盖所述第三重布线层。
作为低厚度3D堆叠封装结构的一种优选方案，所述导电端包括位于所述第五孔位表面的铜层和位于所述铜层上的锡层。
作为低厚度3D堆叠封装结构的一种优选方案，所述导电块的材料为Cu、Ag或Au。
本实用新型的有益效果：本实用新型的低厚度3D堆叠封装结构的厚度较低，有效缩短了芯片之间的物理连接，且可以有效解决对于高深宽比的深孔电镀问题，通过预先植入导电块，可以大大降低电镀难度，提高产品良率。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型一实施例所述的低厚度3D堆叠封装结构的制备方法的流程图。
图2是本实用新型一实施例所述的低厚度3D堆叠封装结构的制备方法中的步骤S50的具体流程图。
图3是本实用新型一实施例所述的导电层贴于载板上的中间产品的剖视示意图。
图4是本实用新型一实施例所述的阻焊层贴于导电层上的中间产品的剖视示意图。
图5是本实用新型一实施例所述的阻焊层开孔处理后的中间产品的剖视示意图。
图6是本实用新型一实施例所述的锡膏贴于第一孔位和第二孔位并贴上第一芯片和导电块后的中间产品的剖视示意图。
图7是本实用新型一实施例所述的第一芯片和导电块塑封后的中间产品的剖视示意图。
图8是本实用新型一实施例所述的拆键合、翻转并在第一塑封层上贴装第一铜层后的中间产品的剖视示意图。
图9是本实用新型一实施例所述的第二芯片通过绝缘层贴装于第一重布线层后的中间产品的剖视示意图。
图10是本实用新型一实施例所述的第二芯片塑封后并贴装第二铜层后的中间产品的剖视示意图。
图11是本实用新型一实施例所述的开设第三孔位和第四孔位后的中间产品的剖视示意图。
图12是本实用新型一实施例所述的制作第一种子层和第二种子层后的中间产品的剖视示意图。
图13是本实用新型一实施例所述的制作第二重布线层和第三重布线层后的中间产品的剖视示意图。
图14是本实用新型一实施例所述的制作第三塑封层和第四塑封层后的中间产品的剖视示意图。
图15是本实用新型一实施例所述的开设第五孔位并制作导电端后制得的产品的剖视示意图。
图中：
1、载板；21、导电层；22、第一重布线层；3、阻焊层；4、锡膏；5、第一芯片；6、导电块；7、第一塑封层；8、第二芯片；9、绝缘层；10、第二塑封层；11、第二重布线层；12、第三重布线层；13、第一铜层；14、第二铜层；15、第一种子层；16、第二种子层；17、第三塑封层；18、第四塑封层；19、导电端。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本实用新型的技术方案。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本专利的限制；为了更好地说明本实用新型的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本实用新型实施例的附图中相同或相似的标号对应相同或相似的部件；在本实用新型的描述中，需要理解的是，若出现术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
在本实用新型的描述中，除非另有明确的规定和限定，若出现术语“连接”等指示部件之间的连接关系，该术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个部件内部的连通或两个部件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
本实施例中的第一芯片5为具有双面I/O口的芯片，例如第一芯片51为mos芯片但不限于mos芯片；第二芯片8为具有单面I/O口的芯片，例如第二芯片8为控制器芯片但不限于控制器芯片；接下来以mos芯片和控制器芯片为例，对本实用新型的技术方案进行详细说明。
如图1，本实施例公开了一种低厚度3D堆叠封装结构的制备方法，包括以下步骤：
S10、参考图3-5，提供一载板1，于所述载板1沿其厚度方向的一侧依次贴覆导电层21和阻焊层3，对所述阻焊层3进行开孔处理，形成使所述导电层21部分外露的第一孔位和第二孔位；其中，载板1的材料可为BT(Bismaleimide Triazine Resin)、FR4、FR5、PP、EMC、ABF或PI材料中的一种，但不限于此；第一孔位的开设位置和数量与第一芯片5的待安装位置与数量一一对应，第二孔位的开设位置和数量与导电块6的待安装位置与数量一一对应；阻焊层3材料为绿油，即丙烯酸低聚物，是一种液态光致阻焊剂，固化后形成阻焊层3，根据第一芯片5和导电块6的设计位置，通过曝光开孔形成第一孔位和第二孔位；
S20、参考图6，于所述第一孔位和所述第二孔位处分别涂覆锡膏4；于所述第一孔位对应的锡膏4处贴装具有双面I/O口的第一芯片5以及于所述第二孔位对应的锡膏4处贴装导电块6，参考图7，对所述第一芯片5和所述导电块6进行塑封，形成第一塑封层7；锡膏4用于初步固定第一芯片5和导电块6，再通过第一塑封层7进一步保护和固定，其中，锡膏4对第一芯片5和导电块6起导电作用；
S30、参考图8，拆键合并将半成品翻转固定，对所述导电层21开孔处理，形成第一重布线层22；其中，采用覆孔法曝光蚀刻对导电层21开孔处理，具体包括：在导电层21上制作感光膜，通过曝光显影去除部分感光膜，使导电层21部分外露，再对外露的导电层21部分进行蚀刻处理，完成开孔，形成第一重布线层22；最后去除残余的感光膜；
S40、参考图9和图10，提供具有单面I/O口的第二芯片8，将所述第二芯片8通过绝缘层9贴于所述第一重布线层22远离所述第一芯片5的一侧，对所述第二芯片8进行塑封，形成第二塑封层10；
S50、参考图11-15，分别制作使所述第一芯片5一侧的I/O口与所述导电块6连接的第二重布线层11，以及使所述第二芯片8的I/O口与所述第一重布线层22连接的第三重布线层12，对所述第二重布线层11和所述第三重布线层12进行塑封并电性引出。
本实施例中，第二芯片8的I/O口通过第三重布线层12与第一重布线层22连接，第一重布线层22则通过锡膏4与导电块6连接，而导电块6又通过第二重布线层11与第一芯片5一侧的I/O口连接，第一芯片5另一侧的I/O口通过锡膏4与第一重布线层22连接，第二重布线层11和第三重布线层12电性引出后，即实现第一芯片5和第二芯片8的3D堆叠封装。本实施例采用两面扇出型重布线技术，可以大大降低封装厚度和导通内阻，缩短了物理连接，而且，对于高深宽比的通孔电镀问题，采用预先植入导电块6的方法，可以降低电镀难度，提高产品良率。
进一步地，为了提高第二重布线层11与第一芯片5和导电块6之间的连接稳定性，本实施例的步骤S20中，制作所述第一塑封层7后，还在所述第一塑封层7上贴装第一铜层13(图8)。
进一步地，为了提高第三重布线层12与第二芯片8和第一重布线层22之间的连接稳定性，本实施例的步骤S40中，制作所述第二塑封层10后，还在所述第二塑封层10上贴装第二铜层14(图10)。
如图2所示，步骤S50具体包括以下步骤：
S50a、参考图11，对所述第一铜层13和所述第一塑封层7开孔处理，形成使所述第一芯片5一侧的I/O口和所述导电块6外露的第三孔位，以及对所述第二铜层14和所述第二塑封层10开孔处理，形成使所述第二芯片8的I/O口和所述第一重布线层22外露的第四孔位；具体地，对第一铜层13和所述第一塑封层7进行激光钻孔处理，以形成第三孔位，对第二铜层14和所述第二塑封层10进行激光钻孔处理，以形成第四孔位；
S50b、参考图12和图13，于所述第一铜层13和所述第三孔位的表面依次制作第一种子层15和第二重布线层11，以及于所述第二铜层14和所述第四孔位的表面依次制作第二种子层16和第三重布线层12；首先，在第一铜层13和所述第三孔位的表面制作第一种子层15，再在第三孔位内制作导电柱以及在第一铜层13和导电柱的表面制作第二重布线层11；以及在第二铜层14和所述第四孔位的表面制作第二种子层16，再在第四孔位内制作导电柱以及在第二铜层14和导电柱的表面制作第三重布线层12；其中，第一种子层15、第二种子层16、第二重布线层11和第三重布线层12的制作方法均为本领域常规技术手段，具体不再赘述；
S50c、参考图14，对所述第二重布线层11进行塑封，形成第三塑封层17，对第二重布线层11起保护作用，以及对所述第三重布线层12进行塑封，形成第四塑封层18，对第三重布线层12起保护作用；
S50d、参考图15，对所述第三塑封层17开孔处理，形成使所述第二重布线层11部分外露的第五孔位，于所述第五孔位内制作导电端19，完成封装；具体地，采用激光钻孔法对第三塑封层17进行开孔处理以形成第五孔位，然后在第五孔位表面通过电镀制作铜层，再于铜层表面通过电镀制作锡层，填平第五孔位的铜层和锡层即形成所述导电端19，用以将第一芯片5和第二芯片8电性引出。通过铜层可以提高锡层与第二重布线层11之间的结合力。
可选地，第一塑封层7、第二塑封层10、第三塑封层17和第四塑封层18的材料相同，可包括聚酰亚胺、硅胶和EMC(Epoxy Molding Compound，环氧塑封料)中的任一种，本实施例优选EMC。
可选地，本实施例中的所述导电块6的材料为Cu、Ag或Au。
如图15所示，本实施例还提供一种采用上述实施例的制备方法制得的低厚度3D堆叠封装结构，包括：
阻焊层3和位于所述阻焊层3一侧的第一重布线层22，所述阻焊层3间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；
位于所述阻焊层3远离所述第一重布线层22一侧的第一塑封层7、封装于所述第一塑封层7内并通过锡膏4贴于所述第一孔位处的具有双面I/O口的第一芯片5和通过锡膏4贴于所述第二孔位处的导电块6，所述第一塑封层7开设有供所述第一芯片5背向所述阻焊层3一侧的I/O口和所述导电块6外露的第三孔位；
第二重布线层11，位于所述第一塑封层7上并通过所述第三孔位内的导电柱与所述导电块6连接；
位于所述第一重布线层22远离所述第一芯片5的一侧的第二塑封层10和具有单面I/O口的第二芯片8，所述第二芯片8背对所述第一芯片5封装于所述第二塑封层10内并通过绝缘层9贴于所述第一重布线层22上，所述第二塑封层10开设有供所述第二芯片8的I/O口和所述第一重布线层22外露的第四孔位；
第三重布线层12，位于所述第二塑封层10上并通过所述第四孔位内的导电柱与所述第一重布线层22连接。
本实施例中，第一芯片5作为具有双面I/O口的mos芯片，其一面I/O口通过阻焊层3上的第一孔位内的锡膏4与第一重布线层22连接，第一重布线层22又通过第二孔位处的锡膏4与导电块6、第二重布线层11连接，第一芯片5另一侧的I/O口则通过第三孔位处的导电柱与第二重布线层11连接；第二芯片8作为控制器芯片，其通过绝缘层9贴于第一芯片5上，其I/O口位于远离第一芯片5的一侧，I/O口通过第四孔位处的导电柱与第三重布线层12、第一重布线层22依次连接，从而电性引出至第二重布线层11。本实施例的低厚度3D堆叠封装结构的厚度较低，有效缩短了芯片之间的物理连接，且可以有效解决对于高深宽比的深孔电镀问题，通过预先植入导电块6，可以大大降低电镀难度，提高产品良率。
其中，低厚度3D堆叠封装结构还包括第一铜层13和第二铜层14，所述第一铜层13位于所述第一塑封层7上，所述第一铜层13和所述第一塑封层7均开设有所述第三孔位，所述第二铜层14位于所述第二塑封层10上，所述第二铜层14和所述第二塑封层10均开设有所述第四孔位。通过设置第一铜层13，可以有效提高第二重布线层11与第三孔位处的导电柱之间的结合力，并提高导电性；通过设置第三重布线层12，可以有效提高第三重布线层12与第四孔位处的导电柱之间的结合力，并提高导电性。
其中，低厚度3D堆叠封装结构还包括第一种子层15和第二种子层16，所述第一种子层15位于所述第三孔位和所述第一铜层13的表面，所述第二种子层16位于所述第四孔位和所述第二铜层14的表面。第一种子层15位于第一铜层13以及第三孔位的表面，可以进一步提高第二重布线层11与第一芯片5的I/O口、第三孔位处的导电柱之间的电连接稳定性；第二种子层16位于第二铜层14以及第四孔位的表面，可以进一步提高第三重布线层12与第二芯片8、第四孔位处的导电柱之间的电连接稳定性。
上述第一种子层15和第二种子层16均包括钛金属层和位于钛金属层上的铜金属层。
当然，本实施例的第一种子层15和第二种子层16不限于两层结构(钛金属层、铜金属层)，也可以为单层、两层或者两层以上的多层结构。第一种子层15和第二种子层16的材料也不限于两种单一的金属材料层叠组合，也可以为一种单一金属材料，或者合金材料，能够实现重布线层稳定附着于相应的塑封层上即可，具体不再赘述。
进一步地，低厚度3D堆叠封装结构还包括第三塑封层17、第四塑封层18和导电端19，所述第三塑封层17位于所述第一塑封层7上并覆盖所述第二重布线层11，所述第三塑封层17开设有供所述第二重布线层11部分外露的第五孔位，所述导电端19位于所述第五孔位内，所述第四塑封层18位于所述第二塑封层10上并覆盖所述第三重布线层12。通过在第五孔位处电镀设置与第二重布线层11连接的导电端19，实现第一芯片5和第二芯片8电性引出。
更进一步地，所述导电端19包括位于所述第五孔位表面的铜层和位于所述铜层上的锡层。
需要声明的是，上述具体实施方式仅仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员应该明白，还可以对本实用新型做各种修改、等同替换、变化等等。但是，这些变换只要未背离本实用新型的精神，都应在本实用新型的保护范围之内。另外，本申请说明书和权利要求书所使用的一些术语并不是限制，仅仅是为了便于描述。
Claims (6)
1.一种低厚度3D堆叠封装结构，其特征在于，包括：
阻焊层和位于所述阻焊层一侧的第一重布线层，所述阻焊层间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；
位于所述阻焊层远离所述第一重布线层一侧的第一塑封层、封装于所述第一塑封层内并通过锡膏贴于所述第一孔位处的具有双面I/O口的第一芯片和通过锡膏贴于所述第二孔位处的导电块，所述第一塑封层开设有供所述第一芯片背向所述阻焊层一侧的I/O口和所述导电块外露的第三孔位；
第二重布线层，位于所述第一塑封层上并通过所述第三孔位内的导电柱与所述导电块连接；
位于所述第一重布线层远离所述第一芯片的一侧的第二塑封层和具有单面I/O口的第二芯片，所述第二芯片背对所述第一芯片封装于所述第二塑封层内并通过绝缘层贴于所述第一重布线层上，所述第二塑封层开设有供所述第二芯片的I/O口和所述第一重布线层外露的第四孔位；
第三重布线层，位于所述第二塑封层上并通过所述第四孔位内的导电柱与所述第一重布线层连接。
2.根据权利要求1所述的低厚度3D堆叠封装结构，其特征在于，还包括第一铜层和第二铜层，所述第一铜层位于所述第一塑封层上，所述第一铜层和所述第一塑封层均开设有所述第三孔位，所述第二铜层位于所述第二塑封层上，所述第二铜层和所述第二塑封层均开设有所述第四孔位。
3.根据权利要求2所述的低厚度3D堆叠封装结构，其特征在于，还包括第一种子层和第二种子层，所述第一种子层位于所述第三孔位和所述第一铜层的表面，所述第二种子层位于所述第四孔位和所述第二铜层的表面。
4.根据权利要求2所述的低厚度3D堆叠封装结构，其特征在于，还包括第三塑封层、第四塑封层和导电端，所述第三塑封层位于所述第一塑封层上并覆盖所述第二重布线层，所述第三塑封层开设有供所述第二重布线层部分外露的第五孔位，所述导电端位于所述第五孔位内，所述第四塑封层位于所述第二塑封层上并覆盖所述第三重布线层。
5.根据权利要求4所述的低厚度3D堆叠封装结构，其特征在于，所述导电端包括位于所述第五孔位表面的铜层和位于所述铜层上的锡层。
6.根据权利要求1所述的低厚度3D堆叠封装结构，其特征在于，所述导电块的材料为Cu、Ag或Au。
Priority Applications (1)
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|---|---|---|---|
| CN202020471426.6U CN211428121U (zh) | 2020-04-02 | 2020-04-02 | 一种低厚度3d堆叠封装结构 |
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| CN (1) | CN211428121U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024120109A1 (zh) * | 2022-12-07 | 2024-06-13 | 华为数字能源技术有限公司 | 智能功率模块及功率转换设备 |
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2020
- 2020-04-02 CN CN202020471426.6U patent/CN211428121U/zh active Active
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| GR01 | Patent grant | ||
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Denomination of utility model: A low thickness 3D stack packaging structure Effective date of registration: 20201224 Granted publication date: 20200904 Pledgee: Guangdong Nanhai Rural Commercial Bank branch branch of Limited by Share Ltd. Pledgor: Guangdong fozhixin microelectronics technology research Co.,Ltd.|Guangdong Xinhua Microelectronics Technology Co.,Ltd. Registration number: Y2020980009995 |
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Effective date of registration: 20230418 Address after: Room A107, scientific research building, block a, neifo high tech think tank center, Nanhai Software Science Park, Shishan town, Nanhai District, Foshan City, Guangdong Province, 528225 Patentee after: Guangdong fozhixin microelectronics technology research Co.,Ltd. Address before: Room A107, scientific research building, block a, neifo high tech think tank center, Nanhai Software Science Park, Shishan town, Nanhai District, Foshan City, Guangdong Province, 528225 Patentee before: Guangdong fozhixin microelectronics technology research Co.,Ltd. Patentee before: Guangdong Xinhua Microelectronics Technology Co.,Ltd. |
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Granted publication date: 20200904 Pledgee: Guangdong Nanhai Rural Commercial Bank branch branch of Limited by Share Ltd. Pledgor: Guangdong Xinhua Microelectronics Technology Co.,Ltd.|Guangdong fozhixin microelectronics technology research Co.,Ltd. Registration number: Y2020980009995 |
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