CN211295085U - 一种多芯片串联封装结构 - Google Patents

Abstract

本实用新型公开了一种多芯片串联封装结构，包括芯片、封装壳体和两铜框架，所述芯片至少设置为两个，所述铜框架位于封装壳体外形成引出脚；两所述铜框架位于封装壳体内的部分分别呈一上、一下折弯形成上框架和下框架，所述上框架和下框架间平行设置，多个所述芯片呈阴、阳极同向叠放于上框架和下框架之间，且相邻两所述芯片间、上框架与芯片间、以及下框架与芯片间电连接。采用叠加式的结构，将多个芯片集成在竖向空间内，能够有效的降低整体器件的占用面积。

Description

一种多芯片串联封装结构

技术领域

本实用新型涉及芯片封装的技术领域，特别涉及一种多芯片串联封装结构。

背景技术

在电子电路中，串、并联是常用的连接方式，其中，由于集成电路板的普及，现有电路的集成程度也越来越高，因此为了实现更高的集成度，采用了各式集成化的芯片。但在一些场合，会采用多颗芯片间的串联来实现整个器件的参数变化，比如在半导体领域，多颗芯片的串联可以用来实现对伏安特性曲线的调整，也可以用来调节电压。基于此，可以对芯片进一步进行集成化处理，从而减小其体积。

实用新型内容

针对现有技术存在的不足，本实用新型的目的一是提供一种多芯片串联封装结构，具有将多个芯片进一步集成化，具有缩小整个器件整体尺寸的效果。

本实用新型的上述技术目的是通过以下技术方案得以实现的：

一种多芯片串联封装结构，包括芯片、封装壳体和两铜框架，所述芯片至少设置为两个，所述铜框架位于封装壳体外的部分形成引出脚；

两所述铜框架位于封装壳体内的部分分别呈一上、一下折弯形成上框架和下框架，所述上框架和下框架间平行设置，多个所述芯片呈阴、阳极同向叠放于上框架和下框架之间，且相邻两所述芯片间、上框架与芯片间、以及下框架与芯片间电连接。

如此设置，采用叠加式的结构，将多个芯片集成在竖向空间内，能够有效的降低整体器件的占用面积。

进一步优选为：相邻两所述芯片间、上框架与芯片间、以及下框架与芯片间通过焊锡钎焊连接。

如此设置，生产时先焊接连接，然后再进行灌胶封装形成封装壳体，便于生产，有效提高生产效率。

进一步优选为：所述引出脚为鸥翼脚、平脚或插件脚。

如此设置，鸥翼脚的设计，使得引出脚从封装壳体侧面的中部位置引出，具有较好的结构强度；而平脚和插件脚的设计能用于一些特定场合的使用。

针对现有技术存在的不足，本实用新型的目的二是提供一种多芯片串联封装结构，具有将多个芯片进一步集成化，具有缩小整个器件整体尺寸的效果。

本实用新型的上述技术目的是通过以下技术方案得以实现的：

一种多芯片串联封装结构，包括芯片、封装壳体和两铜框架，所述芯片至少设置为两个，所述铜框架位于封装壳体外的部分形成引出脚；

两所述铜框架位于封装壳体内的部分形成焊盘，所有所述芯片于同一水平面上呈线性间隔排列，位于两端的两所述芯片分别与两焊盘电连接，相邻两所述芯片间通过一连接片电连接，相邻两所述芯片的阴、阳极呈相反设置。

如此设置，采用线性排列的搭桥式连接，芯片相对较长，但不占用竖向空间，也能够降低整体器件的占用面积。

进一步优选为：所述焊盘与芯片间、以及芯片与连接片间通过焊锡钎焊连接。

如此设置，生产时先焊接连接，然后再进行灌胶封装形成封装壳体，便于生产，有效提高生产效率。

进一步优选为：所述引出脚为鸥翼脚、平脚或插件脚。

如此设置，鸥翼脚的设计，使得引出脚从封装壳体侧面的中部位置引出，具有较好的结构强度；而平脚和插件脚的设计能用于一些特定场合的使用。

进一步优选为：所述芯片呈双数时，两所述焊盘共面设置。

进一步优选为：所述芯片呈单数时，两所述焊盘呈一上一下平行设置。

综上所述，本实用新型具有以下有益效果：将多个芯片进一步集成化，具有缩小整个器件整体尺寸的效果。

附图说明

图1是实施例一的整体外形图；

图2是实施例一的内部结构示意图；

图3是实施例二的内部结构示意图；

图4是实施例三的整体外形图；

图5是实施例四的整体外形图；

图6是实施例四的内部结构示意图；

图7是实施例五的内部结构示意图。

图中，100、封装壳体；200、芯片；300、铜框架；310、引出脚；320、上框架；330、下框架；340、焊盘；400、焊锡；500、连接片。

具体实施方式

以下结合附图对本实用新型作进一步详细说明。

实施例1：一种多芯片串联封装结构，如图1和图2所示，包括封装壳体100、多个芯片200和两铜框架300，其中，本实施例中以两个芯片200为例，两个芯片200均位于封装壳体100内，两铜框架300一端位于封装壳体100内与芯片200连接、另一端伸出封装壳体100外的部分形成引出脚310。

参照图2，两铜框架300位于封装壳体100内的部分分别呈一上、一下折弯形成上框架320和下框架330，上框架320和下框架330间平行设置，上框架320和下框架330同中心线设置，且上框架320和下框架330间距离大于两个芯片200的厚度之和。

两个芯片200位于上框架320和下框架330之间，且两个芯片200间呈阴、阳极同向叠放。两芯片200间、上框架320与芯片200间、以及下框架330与芯片200间通过焊锡400钎焊连接，在完成连接后相邻两芯片200间、上框架320与芯片200间、以及下框架330与芯片200间形成电连接。

其中，参照图1和图2，两引出脚310均为鸥翼脚，即两引出脚310分别于封装壳体100两侧面的中部位置伸出，伸出后向同一方向弯折，使引出脚310形成鸥翼形结构。

实施例2：如图3所示，与实施例1的不同之处在于，两引出脚310均为平脚。

本实施例引脚设置相比于对比实施例1的设计，在生产上较为简单，工艺更少。但在成品的结构强度上、焊接温度传导等方面上有所降低。

实施例3：如图4所示，与实施例1的不同之处在于，两引出脚310均为插件脚。

本实施例引脚设置相比于实施例1的设计，在生产上较为简单，工艺更少，但在使用上局限较大。

实施例4：一种多芯片串联封装结构，如图5和图6所示，包括封装壳体100、多个芯片200和两铜框架300，其中，芯片200数量为双数，本实施例中以两个芯片200为例。

两芯片200均位于封装壳体100内，两铜框架300一端位于封装壳体100内与芯片200连接、另一端伸出封装壳体100外的部分形成引出脚310。

两铜框架300位于封装壳体100内的部分形成焊盘340，其中，两引出脚310均为鸥翼脚，且焊盘340所在端面位于引出脚310的上下两端之间、且靠近下端位置，两焊盘340间共面设置。

所有芯片200于同一水平面上呈线性间隔排列，位于两端的两芯片200分别与两焊盘340间通过焊锡400钎焊连接，相邻两芯片200间通过一连接片500电连接，芯片200与连接片500间通过焊锡400钎焊连接，且相邻两芯片200的阴、阳极呈相反设置。

实施例5：如图7所示，与实施例4的不同之处在于，芯片200数量大于两个，且数量为单数，此时两焊盘340呈一上一下平行设置，一个焊盘340的所在端面位于引出脚310的上下两端之间、且靠近下端位置，另一焊盘340所在端面高于引出脚310所在位置。

本具体实施方式的实施例均为本发明的较佳实施例，并非依此限制本发明的保护范围，故：凡依本发明的结构、形状、原理所做的等效变化，均应涵盖于本发明的保护范围之内。

Claims (8)

1.一种多芯片串联封装结构，包括芯片（200）、封装壳体（100）和两铜框架（300），其特征是：所述芯片（200）至少设置为两个，所述铜框架（300）位于封装壳体（100）外的部分形成引出脚（310）；

两所述铜框架（300）位于封装壳体（100）内的部分分别呈一上、一下折弯形成上框架（320）和下框架（330），所述上框架（320）和下框架（330）间平行设置，多个所述芯片（200）呈阴、阳极同向叠放于上框架（320）和下框架（330）之间，且相邻两所述芯片（200）间、上框架（320）与芯片（200）间、以及下框架（330）与芯片（200）间电连接。

2.根据权利要求1所述的一种多芯片串联封装结构，其特征是：相邻两所述芯片（200）间、上框架（320）与芯片（200）间、以及下框架（330）与芯片（200）间通过焊锡（400）钎焊连接。

3.根据权利要求1所述的一种多芯片串联封装结构，其特征是：所述引出脚（310）为鸥翼脚、平脚或插件脚。

4.一种多芯片串联封装结构，包括芯片（200）、封装壳体（100）和两铜框架（300），其特征是：所述芯片（200）至少设置为两个，所述铜框架（300）位于封装壳体（100）外的部分形成引出脚（310）；

两所述铜框架（300）位于封装壳体（100）内的部分形成焊盘（340），所有所述芯片（200）于同一水平面上呈线性间隔排列，位于两端的两所述芯片（200）分别与两焊盘（340）电连接，相邻两所述芯片（200）间通过一连接片（500）电连接，相邻两所述芯片（200）的阴、阳极呈相反设置。

5.根据权利要求4所述的一种多芯片串联封装结构，其特征是：所述焊盘（340）与芯片（200）间、以及芯片（200）与连接片（500）间通过焊锡（400）钎焊连接。

6.根据权利要求4所述的一种多芯片串联封装结构，其特征是：所述引出脚（310）为鸥翼脚、平脚或插件脚。

7.根据权利要求6所述的一种多芯片串联封装结构，其特征是：所述芯片（200）呈双数时，两所述焊盘（340）共面设置。

8.根据权利要求6所述的一种多芯片串联封装结构，其特征是：所述芯片（200）呈单数时，两所述焊盘（340）呈一上一下平行设置。

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