CN211087224U - 一种主板及计算机设备 - Google Patents

Abstract

本实用新型实施例提供了一种主板及计算机设备，涉及计算机技术领域，以解决主板上分布的器件越多，主板的布局空间就越少，主板的布线余量相应减少，从而直接影响***运行的稳定性和可靠性的问题。其中，所述主板，包括：第一芯片和桥片，以及第二芯片，所述第二芯片与所述第一芯片连接，且所述第二芯片与所述桥片连接；所述第二芯片用于控制所述主板的上电时序和复位时序；所述第二芯片还用于控制所述主板的逻辑功能；其中，所述主板的逻辑功能至少包括干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。

Description

一种主板及计算机设备

技术领域

本实用新型涉及计算机技术领域，特别是涉及一种主板及计算机设备。

背景技术

随着主板设计功能的需求越来越复杂，为了满足电路功能，主板上分布的器件越来越多。随着主板上分布的器件越来越多，主板的布局空间就越来越少，主板的布线余量相应减少，从而直接影响***运行的稳定性和可靠性。

实用新型内容

鉴于上述问题，提出了克服上述问题或者至少部分地解决上述问题的一种主板及计算机设备，以解决主板上分布的器件越多，主板的布局空间就越少，主板的布线余量相应减少，从而直接影响***运行的稳定性和可靠性的问题。

一方面，为了解决上述问题，本实用新型实施例公开了一种主板，包括第一芯片和桥片，还包括：第二芯片，所述第二芯片与所述第一芯片连接，且所述第二芯片与所述桥片连接；所述第二芯片用于控制所述主板的上电时序和复位时序；所述第二芯片还用于控制所述主板的逻辑功能；其中，所述主板的逻辑功能至少包括干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的输入/输出(Input/Output，简称IO)拓展功能和主板电压状态控制功能。

优选地，所述主板还包括：

电源芯片，所述电源芯片与所述第二芯片的对外接口连接；

其中，所述主板的逻辑功能还包括电源信号指示功能。

优选地，所述第二芯片为现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)芯片。

优选地，所述FPGA芯片内部集成多个触发器和多个IO引脚；

每一个所述触发器用于存储所述FPGA芯片中所用到的逻辑资源；

每一个所述IO引脚用于所述FPGA芯片与所述第一芯片连接，或者与所述桥片连接。

优选地，所述第一芯片为龙芯3A3000处理器或龙芯3A4000处理器。

优选地，所述第一芯片通过通用型输入输出(General-purpose input/output，简称GPIO)接口与所述FPGA芯片连接。

优选地，所述桥片为龙芯7A1000桥片，所述龙芯7A1000桥片通过I2C接口与所述FPGA芯片连接。

优选地，所述主板还包括：

发光二极管(Light-Emitting Diode，简称LED)，所述LED与所述第二芯片的GPIO接口连接；

其中，所述LED用于对所述主板的上电情况进行指示。

优选地，所述主板还包括：

高速串行计算机扩展总线标准(peripheral component interconnect express，简称PCIE)设备，所述PCIE设备与所述桥片的PCIE接口连接；

网络设备，所述网络设备与所述桥片的千兆位媒体存取控制(GigabitMediumAccess Control，简称GMC)接口连接。

另一方面，为了解决上述问题，本实用新型实施例公开了一种计算机设备，包括上述主板。

本实用新型实施例包括以下优点：

本实用新型中提供一种主板：在原有的第一芯片和桥片的结构中，增加了第二芯片，第二芯片与第一芯片连接，且与桥片连接。其中，第二芯片用于控制主板的上电时序和复位时序。第二芯片取代了现有技术中由硬件电路逐级推出的上电方案，而是通过第二芯片按照时序复位要求满足电路设计需求，无需使用大型复杂电路实现特定功能，有效降低主板的设计密度。此外，第二芯片还用于控制主板的逻辑功能，主板的逻辑功至少包括干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。基于第二芯片时序逻辑控制的主板设计方案，其替代了现有技术主板设计时采用的大规模的逻辑电路，降低主板的设计密度，布局布线有充足的空间，并且能够达到控制主板逻辑功能的目的，从而保证主板功能设计的稳定性和可靠性。

附图说明

图1是本实用新型实施例的主板的框图之一；

图2是本实用新型实施例的主板的框图之二；

图3是本实用新型实施例的主板的框图之三；

图4是本实用新型实施例的主板的框图之四。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

实施例一

参见图1，本实施例提供一种主板，包括：第一芯片1和桥片2，还包括第二芯片3，第二芯片3与第一芯片1连接，且第二芯片3与桥片2连接。第二芯片3用于控制主板的上电时序和复位时序；第二芯片3还用于控制主板的逻辑功能；其中，主板的逻辑功能至少包括干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。

优选地，根据第二芯片3所能实现的功能，可视为第二芯片3包括上电复位时序控制模块和逻辑功能控制模块。其中，上电复位时序控制模块，用于控制主板的上电时序和复位时序；逻辑功能控制模块，用于控制主板的逻辑功能，如干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。

本实用新型中提供一种主板：在第一芯片1和桥片2的结构中，增加了第二芯片3，第二芯片3通过对外接口与第一芯片1连接，且第二芯片3与桥片2连接。其中，第二芯片3可实现控制主板的上电时序和复位时序的功能。

现有技术上电时序功能的实现是通过硬件电路实现，即采用硬件电路逐级推出的上电方案。具体地，在现有技术的硬件电路中，由硬件器件组成复杂硬件电路，通过硬件器件的功能来实现先有电12V、然后再有5V、然后再有3.3V，依次类推，实现针对主板的上电时序功能。而在本实施例中，第二芯片3可以通过硬件描述语言实现部分功能。优选地，利用Verilog硬件描述语言，实现第二芯片3对主板上电时序和复位时序的控制，从而仅通过一个第二芯片3，即可实现现有技术中大量硬件器件组成的复杂硬件电路实现的上电时序和复位时序功能，有效的降低了主板的设计密度；并且，通过该第二芯片3对主板上电和复位等的时序控制可以达到纳秒级别，即时序控制效果能够达到主板对上电时序和复位时序的功能需求。

进一步地，第二芯片3可实现控制主板的逻辑功能。其中，主板的逻辑功能至少包括干扰噪声处理功能、秒级(如1秒)开机功能、秒级(如4秒)关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。

综上，基于第二芯片3的设计，能够实现时序逻辑控制的主板设计方案，替代了现有主板设计时采用的大规模逻辑电路，在实现现有大规模逻辑电路功能的同时，降低主板的设计密度，布局布线有充足的空间，保证主板功能设计的稳定性。

具体地，在本实施例中，设计了第一芯片1、桥片2和第二芯片3，其中涉及到第二芯片3与第一芯片1的连接接口，以及第二芯片3与桥片2的连接接口，这些连接接口可以为普通的IO接口，也可以为特定的对外连接接口。

优选地，第一芯片1与第二芯片3之间可通过通用型输入输出GPIO接口连接，用于传输GPIO信号；第一芯片1与第二芯片3之间还可通过IO接口连接，用于传输CPU RST#信号。

优选地，第一芯片1为龙芯3号处理器，例如，第一芯片1可以为龙芯3A3000处理器和龙芯3A4000处理器中的任意一种。

优选地，桥片2为龙芯7号桥片，例如，桥片2可以为龙芯7A1000桥片和龙芯7A2000桥片中的任意一种。

实施例二

本实施例提供了一种主板。优选地，第一芯片1为龙芯3号处理器，例如，第一芯片1可以为龙芯3A3000处理器和龙芯3A4000处理器中的任意一种。

优选地，桥片2为龙芯7号桥片，例如，桥片2可以为龙芯7A1000桥片和龙芯7A2000桥片中的任意一种。

优选地，如图2所示，主板还包括电源芯片4，该电源芯片4与第二芯片3的对外接口连接，用于为主板中的第一芯片和桥片供电。

参见图3所示，桥片2与第二芯片3之间的连接可通过多个IO接口连接，分别用于传输ACPI PWRBTN#信号、ACPI PWROK信号等；桥片2与第二芯片3之间的连接还可通过IIC(也称为I2C)接口连接，用于传输IIC信号。

其中，在图3所示的连接关系中，箭头的始端用于表示信号发送端，箭头的末端用于表示信号接收端。

在图3中，以第一芯片1为龙芯3号处理器、桥片2为龙芯7号桥片为例，在电源芯片4中，P12V，P5V，P3V3分别代表主板上涉及的电源芯片产生的电压值，其电压值包括12V，5V，3.3V；7APWR，CPUPWR，MEMPWR分别代表主板上涉及的龙芯7号桥片供电电压值为1.2V，1.8V，龙芯3号处理器的供电电压值为1.1V，1.2V，1.8V，2.5V，内存的供电电压值为2.5V；所有电压都由电源芯片4产生，电源芯片4的使能信号PWR EN由第二芯片3发出，相应的，当电源芯片4正常输出电压时将会发出PWR GOOD信号给第二芯片3。

进一步地，主板还包括物理开关(图中未示出)；如图3所示，PWR BTN#信号是由物理开关产生的信号，第二芯片3根据该PWR BTN#信号能够实现对主板的开关机控制；CPURST#，CPLD_7A RST#，RST device信号均为由第二芯片3发出用于复位主板龙芯3号处理器，以及龙芯7号桥片等其他设备的信号。ACPI PWRBTN#，ACPI PWROK，ACPI S3#，ACPI S4#，ACPI S5#均是第二芯片3与龙芯7号桥片通信的信号，均用于实现主板开关机功能控制，ACPI PLTRST#用于实现主板的复位控制功能。

在图3中，CPU RST#，CPLD_7A RST#，ACPI PWRBTN#，ACPI PWROK，ACPI S3#，ACPIS4#，ACPI S5#，ACPI PLTRST#等信号的传输接口都为龙芯3号处理器和龙芯7号桥片特定的IO接口，第二芯片3对应这些信号的接口可以对应不同的IO接口，GPIO接口是第二芯片3和CPU对应的特定的接口，电源芯片4的对外接口可以接到第二芯片3的IO接口。

实施例三

基于上述实施例一和实施例二所述的主板，优选地，第二芯片3可以为任一编程芯片。例如，第二芯片3可以是复杂可编程逻辑器件(Complex Programmable Logic Device，简称CPLD)芯片，优选地，第二芯片3为FPGA芯片。

FPGA芯片是一种可编程逻辑器件，采用高速的互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductor，简称CMOS)工艺，功耗低，FPGA芯片内部集成丰富的触发器和IO引脚，具有逻辑单元灵活，集成度高的特点。此外，FPGA芯片能够将不同逻辑门电路设计为能够实现特定功能要求的电路，从而提高硬件***开发的进度，减少开发成本。

FPGA芯片集中了大量逻辑门电路，节约了主板设计空间，为后期***功能的稳定运行提供可靠性保障。

优选地，FPGA芯片内部集成多个触发器和多个IO引脚。其中，每一个触发器用于存储FPGA芯片中代码编程所用到的逻辑资源，其与相应的IO引脚连接，以实现主板的不同逻辑功能；每一个IO引脚用于FPGA芯片与第一芯片1连接，或者与桥片2连接。

优选地，第一芯片1为龙芯3号处理器，例如，第一芯片1可以为龙芯3A3000处理器和龙芯3A4000处理器中的任意一种。

优选地，桥片2为龙芯7号桥片，例如，桥片2可以为龙芯7A1000桥片和龙芯7A2000桥片中的任意一种。

在基于龙芯3号处理器和龙芯7号桥片的主板设计方案中，按照主板功能需求，利用FPGA芯片能够将不同逻辑门电路设计后实现特定功能的特性，可以有效提高主板的可靠性和稳定性。

基于FPGA时序逻辑控制的主板设计方案，通过FPGA芯片能够将不同逻辑门电路设计后实现特定功能的特性，替代了原来主板设计时采用的大规模硬件电路，降低主板的设计密度的设计方法，从而使主板上的布局布线拥有充足的空间，保证主板功能设计时的稳定性。

本发明实施例中，主板设计方案由第二芯片3实现主板开机、硬关机、软关机、硬复位等功能。其中，在实现主板开机和硬关机功能时，要求主板开机信号和硬关机信号为秒级电平信号；在实现主板软关机和硬复位功能时，要求软关机信号和硬复位信号为纳秒级电平信号。基于上述主板对时序逻辑控制的需求，本实用新型实施例中，包含FPGA芯片的主板设计方案中，利用FPGA芯片实现主板开机、硬关机、软关机、硬复位功能；并且，当主板上的不同电压芯片上电时序和主板的逻辑功能由FPGA芯片控制时，可以精确到纳秒级别，因此，通过FPGA芯片可以满足主板对时序逻辑控制的需求。

参见图4，优选地，龙芯3号处理器通过自身的GPIO接口与FPGA芯片的GPIO接口进行通信；此外，龙芯3号处理器还可以通过自身的IO接口与FPGA芯片的IO接口进行通信(图中未示出)。龙芯7号桥片可以通过自身的I2C接口与FPGA芯片的I2C接口进行通信，实现板级电压监控或拓展IO功能；此外，龙芯7号桥片还可以通过自身的IO接口与FPGA芯片的IO接口进行通信(图中未示出)。

现有技术中，主板的上电方案是由硬件电路逐级推出的，虽然龙芯3号处理器和龙芯7号桥片的供电电压没有严格的上电时序，但是龙芯3号处理器和龙芯7号桥片的复位时序有严格要求。这就要求在主板的上电信号和复位信号设计时要考虑时序问题，即在上电过程中，应遵循主要芯片(含龙芯3号处理器和龙芯7号桥片)的电压稳定达到额定值时，才能使能复位信号；并且，待上述各主要芯片复位成功后，主板才能正常工作。

基于上述过程可知，对主板而言需要通过设计复杂的硬件电路才能达到要求的精确控制。本实用新型实施例中，采用FPGA芯片控制主板的上电时序和复位时序，按照时序设计要求，利用Verilog硬件描述语言，使得FPGA芯片的功能满足电路设计需求，有效的降低了主板的设计密度，而且时序控制精度可以实现至纳秒级别。

在实现过程中，主板还包括电源芯片，该电源芯片用于为主板中的第一芯片和桥片供电；其中，龙芯3号处理器及龙芯7号桥片的电源芯片使能信号是由FPGA芯片控制的，而龙芯3号处理器及龙芯7号桥片都是通过使能信号，两个器件的工作电压才能正常，然后才是复位信号进行复位，从而确保两个器件正常工作。

进一步地，主板还包括PCIE设备和网络设备；整个主板的复位信号由龙芯7号桥片发送给FPGA芯片，并由FPGA芯片实现对龙芯3号处理器、PCIE设备和网络设备的复位。其中，PCIE设备与龙芯7号桥片连接的接口为PCIE接口，即PCIE设备的PCIE接口和龙芯7号桥片的PCIE接口连接；网络设备与龙芯7号桥片连接的接口为GMC接口，即网络设备的GMC接口和龙芯7号桥片的GMC接口连接。

另外，龙芯3号处理器还可与龙芯7号桥片连接，其中，龙芯3号处理器还可与龙芯7号桥片连接的接口可为端到端总线技术(HyperTransport，简称HT)接口(图中未示出)，即龙芯3号处理器的HT接口和龙芯7号桥片的HT接口连接。

优选地，上述电源芯片4用于为龙芯3号处理器和龙芯7号桥片供电；可选地，主板上可以包含一个电源芯片4，分别根据龙芯3号处理器和龙芯7号桥片的特性，分别为龙芯3号处理器和龙芯7号桥片供电；或者，主板上可以包括两个电源芯片4，分别为第一电源芯片和第二电源芯片，其中，第一电源芯片为龙芯3号处理器供电，第二电源芯片为龙芯7号桥片供电。

本实用新型实施例中，FPGA芯片中包括比较成熟时间函数模块，按键去抖模块，信号同步模块，上电时序模块可以被顶层设计模块直接调用，能够实现设计需求的功能；基于此，根据主板的硬件功能需求，通过FPGA芯片实现了对主板上电源芯片的上电复位时序控制。

优选地，逻辑功能控制模块包括：噪声单元，用于控制干扰噪声处理功能；开关单元，用于控制1秒开机功能，以及4秒关机功能；复位单元，用于控制复位功能；拓展单元，用于控制通信的IO拓展功能。

在现有技术中，对于主板硬件***的干扰噪声问题，在设计线路时一般采用电容电感对输入信号和输出信号搭建滤波电路滤出噪声的方式解决，然而硬件电路无法彻底的解决噪声问题；本实用新型实施例中，可以在FPGA芯片内部，通过生成逻辑电路可以实现精确的噪声处理。这里生成的逻辑电路即为噪声单元，用于控制干扰噪声处理功能，以处理主板硬件***中的干扰噪声。

为了防止主板硬件***的误触发，通过FPGA芯片实现开关机功能，可以实现1秒开机，4秒关机功能，保障主板硬件***不因为误操作影响正常工作。FPGA芯片中的开关单元可实现上述开关机功能。

在本实用新型实施例中，通过FPGA芯片与关键芯片之间的通信，实现逻辑控制。比如本实用新型实施例中，当龙芯3号处理器出现非致命故障时，龙芯3号处理器将错误信号Error通过GPIO接口与FPGA芯片进行传输。FPGA芯片接收到该Error信号后，能够使主板***复位，保证主板正常运行。FPGA芯片中的复位单元可实现上述逻辑控制功能。

在本实用新型实施例中，FPGA芯片还可实现拓展IO功能。例如，龙芯7号桥片通过自身的I2C接口与FPGA芯片的I2C接口，即龙芯7号桥片可以通过I2C接口向FPGA芯片传输8byte的数据，每个byte可以包含8个bit；主板上电源芯片工作正常时，电源芯片会发出的Power Good(图3中PWR GOOD)信号给FPGA芯片；按照这个机制和主板的特性，主板将存在多种电压值，具体的电压值有12V、5V、3.3V，CPU电压值、内存的电压值，这些电压值均正常工作后，对应的电源芯片都会给FPGA芯片发送Power Good信号，FPGA芯片接收到该信号后，会将这些信号按照I2C格式，通过I2C接口(I2C的数据线和时钟线)与7号桥片的I2C接口(I2C的数据线和时钟线)进行通信。同理，FPGA芯片的版本信号通过I2C接口传给7号桥片，实现7号桥片对主板状态的监控；在现有技术中，需要多个引脚(接口)才能完成FPGA芯片与7号桥片之间的通信，而本实用新型实施例中，只需要I2C接口的数据线和时钟线两个引脚，因I2C接口对应的I2C总线只有两个引脚，分别对应数据线和时钟线，FPGA芯片与7号桥片通过I2C总线通信，使得数据线可以传输很多IO数据，而具体数据线如何实现传输很多IO数据的，可以通过FPGA芯片来实现，从而可节省芯片的引脚使用，采用I2C接口拓展芯片IO的功能。FPGA芯片中的扩展单元可实现上述扩展IO功能。

优选地，拓展单元包括：监控子单元，用于对主板的电压状态进行监控。

监控子单元通过将监控得到的主板的电压状态通过I2C接口发送给龙芯7号桥片，实现龙芯7号桥片对主板状态的监控。

优选地，FPGA芯片中的逻辑功能控制模块还包括：指示单元，用于控制电源信号指示功能。

优选地，主板还包括LED，与第二芯片的IO接口连接，用于对主板的上电情况进行显性指示；FPGA芯片中的指示单元用于实现指示功能。电源芯片4的Power Good信号连接到FPGA芯片，电源芯片4工作正常时，输入Power Good信号是个高电平，FPGA芯片接收到上述高电平信号后通过FPGA芯片上的IO接口驱动LED，当LED亮时表明该Power正常。同时还可以将***上电的时序用多个LED实现；例如，设置四个LED等，分别为LED0、LED1、LED2和LED3，当PWR_ON上电时序正常，则对应的LED状态LED0～LED2灭，LED3为亮，而当主板上电出现故障，可以直观的检测***宕机状态，方便问题的定位。

综上，随着主板设计功能需求越来越复杂，主板上集成度越来越高，直接影响***运行的稳定性和可靠性。电路设计时，在满足电路功能的前提下，尽量减少器件的数量，选择功能集成度更高的芯片，减少主板的布局空间，增加了主板的布线余量，从而增加主板功能设计的可靠性。基于FPGA芯片的主板设计方案，通过集成度较高的FPGA芯片，替代了原来主板设计时采用的大规模的逻辑电路，降低主板的设计密度，布局布线有充足的空间，保证板主功能设计时稳定性。

实施例四

本实施例提供一种计算机设备，包括上述任一实施例中的主板。

参见图1～图4，其中，主板包括：第一芯片1和桥片2，还包括第二芯片3，第二芯片3与第一芯片1连接，且第二芯片3与桥片2连接。第二芯片3用于控制主板的上电时序和复位时序；第二芯片3还用于控制主板的逻辑功能；其中，主板的逻辑功能至少包括干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。

本实用新型中提供一种计算机设备，包括主板，主板在原有的第一芯片1和桥片2的结构中，增加了第二芯片3，第二芯片3与第一芯片1连接，且与桥片2连接。其中，第二芯片3可实现控制主板的上电时序和复位时序的功能。其中，原有的硬件电路中，由硬件器件的功能来实现先有电12V、然后再有5V、然后再有3.3V，依次类推，可见，是由硬件电路逐级推出的上电方案。而在本实施例中，通过第二芯片有效的降低了主板的设计密度，而且可使得时序控制达到纳秒级别的。进一步地，第二芯片3还用于控制主板的逻辑功能。其中，主板的逻辑功能至少包括干扰噪声处理功能、秒级(如1秒)开机功能、秒级(如4秒)关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。综上，基于第二芯片3的设计，能够实现时序逻辑控制的主板设计方案，替代了原来主板设计时采用的大规模的逻辑电路，降低主板的设计密度，布局布线有充足的空间，保证主板功能设计时稳定性。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本实用新型实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本实用新型实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本实用新型实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本实用新型实施例是参照根据本实用新型实施例的方法、终端设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以预测方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本实用新型实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本实用新型所提供的一种主板和一种计算机设备，进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (10)

1.一种主板，包括：第一芯片和桥片，其特征在于，还包括：

第二芯片，所述第二芯片与所述第一芯片连接，且所述第二芯片与所述桥片连接；

所述第二芯片用于控制所述主板的上电时序和复位时序；

所述第二芯片还用于控制所述主板的逻辑功能；

其中，所述主板的逻辑功能至少包括干扰噪声处理功能、秒级开机功能、秒级关机功能、复位功能、通信的IO拓展功能和主板电压状态控制功能。

2.根据权利要求1所述的主板，其特征在于，所述主板还包括：

电源芯片，所述电源芯片与所述第二芯片的对外接口连接；

其中，所述主板的逻辑功能还包括电源信号指示功能。

3.根据权利要求1或2所述的主板，其特征在于，所述第二芯片为FPGA芯片。

4.根据权利要求3所述的主板，其特征在于，所述FPGA芯片内部集成多个触发器和多个IO引脚；

每一个所述触发器用于存储所述FPGA芯片中所用到的逻辑资源；

每一个所述IO引脚用于所述FPGA芯片与所述第一芯片连接，或者与所述桥片连接。

5.根据权利要求3所述的主板，其特征在于，所述第一芯片为龙芯3A3000处理器或龙芯3A4000处理器。

6.根据权利要求5所述的主板，其特征在于，所述第一芯片通过GPIO接口与所述FPGA芯片连接。

7.根据权利要求3所述的主板，其特征在于，所述桥片为龙芯7A1000桥片，所述龙芯7A1000桥片通过I2C接口与所述FPGA芯片连接。

8.根据权利要求3所述的主板，其特征在于，所述主板还包括：

LED，所述LED与所述第二芯片的GPIO接口连接；

其中，所述LED用于对所述主板的上电情况进行指示。

9.根据权利要求3所述的主板，其特征在于，所述主板还包括：

PCIE设备，所述PCIE设备与所述桥片的PCIE接口连接；

网络设备，所述网络设备与所述桥片的GMC接口连接。

10.一种计算机设备，其特征在于，包括权利要求1-9任一项所述的主板。

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