CN210955072U - 一种集成电路计算设备及计算处理*** - Google Patents
一种集成电路计算设备及计算处理*** Download PDFInfo
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Abstract
本实用新型公开了一种集成电路计算设备，包括：第一处理模块，用于接收并处理RISC‑V指令集指令；第二处理模块，连接所述第一处理模块；第一总线，连接所述第一处理模块和所述第二处理模块；以及连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。本实用新型实施例通过在FPGA芯片中嵌入RISC‑V架构处理器硬核，使得FPGA芯片开发人员可以根据需要灵活的对处理器内核进行调整，从而增强了FPGA芯片的计算能力且保证设备面积小、功耗低、制造成本低。
Description
技术领域
本实用新型属于***级芯片设计领域，具体涉及一种集成电路计算设备及计算处理***。
背景技术
目前，在FPGA(Field Programmable Gate Array，现场可编程门阵列)设计中，通常会内嵌处理器硬核或软核，即在FPGA芯片内部嵌入处理器的ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)电路或者以HDL(Hardware DescriptionLanguage，硬件描述语言)程序代码的方式在FPGA的可编程逻辑上实现一个处理器。
然而，内嵌处理器硬核的FPGA均为ARM(Advanced RISC Machine，进阶精简指令集机器)、PowerPC等商用IP核，使用商用IP会使FPGA用户的使用成本大为增高，一方面是FPGA本身的造价增高，另一方面当用户要将FPGA上的设计转为ASIC(Application SpecificIntegrated Circuit，专用集成电路)设计时，仍需付出额外的IP使用费用；其次，大多商用IP核(Intellectual Property core)的内部设计细节是不可见的，这对部分要求芯片完全安全可控的应用场景(如国防军工等保密场景)是无法满足需求的；第三，商用IP的设计灵活性差，一旦选定了某一款IP，后续产品升级时会受到IP能力的限制。而使用软核的FPGA由于在软核实现时需要占用FPGA上的逻辑资源，并且相对硬核来说占用的功耗大、面积大、计算能力较低，因此无法满足高精度、高实时性的应用需求，实用性较差。
实用新型内容
为了解决现有技术中存在的上述问题，本实用新型提供了一种集成电路计算设备及计算处理***。本实用新型要解决的技术问题通过以下技术方案实现：
本实用新型实施例提供了一种集成电路计算设备，包括：
第一处理模块，用于接收并处理RISC-V指令集指令；
第二处理模块，连接所述第一处理模块；
第一总线，连接所述第一处理模块和所述第二处理模块；
以及连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。
在一个具体实施方式中，所述第一处理模块包括：
RISC-V指令集处理器，存储单元、外设扩展单元；所述RISC-V指令集处理器通过第二总线接口互联所述存储单元和所述外设扩展单元。
在一个具体实施方式中，所述设备还包括：
连接所述第一处理模块和所述第二处理模块的调试端口。
在一个具体实施方式中，所述第一处理模块还包括：第一测试访问接口，连接所述RISC-V指令集处理器和所述调试端口。
在一个具体实施方式中，所述第一测试访问接口为JTAG接口。
在一个具体实施方式中，所述第二处理模块包括：
可编程逻辑门阵列、配置块以及第二测试访问接口，所述可编程逻辑门阵列连接所述配置块，所述配置块连接所述第二测试访问接口，所述第二测试访问接口连接所述调试端口。
在一个具体实施方式中，所述第二测试访问接口为JTAG接口。
在一个具体实施方式中，所述第一总线接口协议和所述第二总线接口协议均包括AMBA协议或TileLink协议。
在一个具体实施方式中，RISC-V指令集处理器包括CPU、GPU、DSP或硬件加速器。
本实用新型实施例同时提供一种计算处理***，包括主机，还包括耦合到所述主机上的上述集成电路计算设备。
与现有技术相比，本实用新型的有益效果：
本实用新型实施例通过在FPGA芯片中嵌入RISC-V架构硬核处理器，使得FPGA芯片开发人员可以根据需要灵活的对处理器内核进行调整，从而增强了FPGA芯片的计算能力且保证设备面积小、功耗低、制造成本低。
附图说明
图1为本实用新型实施例提供的一种集成电路计算设备模块框图；
图2为本实用新型实施例提供的一种集成电路计算设备设计原理图。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
实施例一
请参见图1，图1为本实用新型实施例提供的一种集成电路计算设备模块框图，包括：
第一处理模块1，用于接收并处理RISC-V指令集指令；
第二处理模块2，连接所述第一处理模块；
第一总线3，连接所述第一处理模块和所述第二处理模块；
以及连接所述第一处理模块1的第一端口4和连接所述第二处理模块2的第二端口5。
请继续参见图2，在一个具体实施方式中，所述第一处理模块1包括：
RISC-V指令集处理器11，存储单元12、外设扩展单元13；所述精简指令集处理器11通过第二总线接口14互联所述存储单元12和所述外设扩展单元13。
RISC-V是一种最近数年兴起的开源指令集架构，RISC-V完全开源，架构简洁，性能优越，提升空间大且具有完整的工具链，RISC-V处理器的架构可以根据不同应用灵活调整，例如可以在RISC-V的RV32I基础指令集上增添乘法指令集(RV32M)、单精度浮点运算指令集(RV32F)和双精度浮点运算指令集(RV32D)等。
其中第一处理模块即为核心处理器使用RISC-V指令集的片上***，可以是CPUBlock，内部集成有RISC-V指令集处理器硬核。第二处理模块为FPGA Block。当然，在其他实施方式中，第一处理模块中的处理器还可以是GPU、DSP或硬件加速器等采用RISC-V架构的电路。
在一个具体实施方式中，所述设备还包括：
连接所述第一处理模块1和所述第二处理模块2的调试端口6。当然第一处理模块和所述第二处理模块可以通过同一个端口进行访问或调试，也可以通过不同端口进行。
在一个具体实施方式中，所述第一处理模块1还包括：第一测试访问接口15，连接所述精简指令集处理器11和所述调试端口6。
在一个具体实施方式中，所述第一测试访问接口15为JTAG接口。
在一个具体实施方式中，所述第二处理模块2包括：
可编程逻辑门阵列21、配置块22以及第二测试访问接口23，所述可编程逻辑门阵列21连接所述配置块22，所述配置块22连接所述第二测试访问接口23，所述第二测试访问接口23连接所述调试端口6。
在一个具体实施方式中，所述第二测试访问接口23为JTAG接口(Joint TestAction Group，联合测试行为组织)。
在一个具体实施方式中，所述第一总线3接口协议和第二总线4接口协议均包括AMBA协议总线或TileLink协议总线。
在一个应用场景中，主机经由连线耦合到FPGA芯片的调试端口6。在FPGA上电后，主机使用FPGA开发软件，通过测试访问接口23向配置块22中写入FPGA的配置数据，配置块22将使用这些配置数据，将FPGA的可编程逻辑改写为用户指定的状态。此外，主机还通过测试访问接口15向存储单元12写入RISC-V指令集处理器11所要执行的程序(指令)。这里所执行的程序可以是浮点运算和信号处理等复杂程序，也可以是控制外设扩展单元13的简单程序。所述的RISC-V指令集处理器11可以是针对特定程序做过设计优化调整的专用处理器，在高效完成用户所需的各种控制或计算功能的同时，还能保证较低的功耗和成本。
在配置块22的配置和对存储单元12的写入都完成后，RISC-V指令集处理器11将读取存储单元12中保存的指令并执行。用户所需的各种控制或计算功能，将根据实际情况由第一处理模块1单独实现，或者由第一处理模块1和可编程逻辑门阵列21一起配合实现。
本实用新型实施例通过在FPGA芯片中嵌入RISC-V架构处理器硬核，使得FPGA芯片可以根据需要灵活的对处理器内核进行调整，从而增强了计算能力且保证设备面积小、功耗低，以及降低了芯片使用成本。
本实用新型实施例同时提供一种计算处理***，包括主机，还包括耦合到所述主机上的上述集成电路计算设备。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
本领域技术人员应明白，本申请的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式，这里将它们都统称为“模块”或“***”。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。计算机程序存储/分布在合适的介质中，与其它硬件一起提供或作为硬件的一部分，也可以采用其他分布形式，如通过Internet或其它有线或无线电信***。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
Claims (10)
1.一种集成电路计算设备，其特征在于，包括：
第一处理模块，用于接收并处理RISC-V指令集指令；
第二处理模块，连接所述第一处理模块；
第一总线，连接所述第一处理模块和所述第二处理模块；
以及连接所述第一处理模块的第一端口和连接所述第二处理模块的第二端口。
2.根据权利要求1所述的集成电路计算设备，其特征在于，所述第一处理模块包括：
RISC-V指令集处理器，存储单元、外设扩展单元；所述RISC-V指令集处理器通过第二总线接口互联所述存储单元和所述外设扩展单元。
3.根据权利要求1所述的集成电路计算设备，其特征在于，所述设备还包括：
连接所述第一处理模块和所述第二处理模块的调试端口。
4.根据权利要求3所述的集成电路计算设备，其特征在于，所述第一处理模块还包括：第一测试访问接口，连接所述RISC-V指令集处理器和所述调试端口。
5.根据权利要求4所述的集成电路计算设备，其特征在于，所述第一测试访问接口为JTAG接口。
6.根据权利要求3所述的集成电路计算设备，其特征在于，所述第二处理模块包括：
可编程逻辑门阵列、配置块以及第二测试访问接口，所述可编程逻辑门阵列连接所述配置块，所述配置块连接所述第二测试访问接口，所述第二测试访问接口连接所述调试端口。
7.根据权利要求6所述的集成电路计算设备，其特征在于，所述第二测试访问接口为JTAG接口。
8.根据权利要求2所述的集成电路计算设备，其特征在于，所述第一总线接口协议和所述第二总线接口协议均包括AMBA协议或TileLink协议。
9.根据权利要求1所述的集成电路计算设备，其特征在于，RISC-V指令集处理器包括CPU、GPU、DSP或硬件加速器。
10.一种计算处理***，包括主机，其特征在于，还包括耦合到所述主机上的如权利要求1-9任一项所述的集成电路计算设备。
Priority Applications (1)
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|---|---|---|---|
| CN201922450992.9U CN210955072U (zh) | 2019-12-30 | 2019-12-30 | 一种集成电路计算设备及计算处理*** |
Applications Claiming Priority (1)
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| CN201922450992.9U CN210955072U (zh) | 2019-12-30 | 2019-12-30 | 一种集成电路计算设备及计算处理*** |
Publications (1)
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|---|---|
| CN210955072U true CN210955072U (zh) | 2020-07-07 |
Family
ID=71383986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201922450992.9U Active CN210955072U (zh) | 2019-12-30 | 2019-12-30 | 一种集成电路计算设备及计算处理*** |
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|---|---|
| CN (1) | CN210955072U (zh) |
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2019
- 2019-12-30 CN CN201922450992.9U patent/CN210955072U/zh active Active
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