CN210899134U - 缓冲装置、芯片及电子设备 - Google Patents

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Abstract

本实用新型涉及一种缓冲装置、芯片及电子设备，所述装置包括：电压调整模块，包括第一P型金属氧化物半导体场效应晶体管PMOS，所述电压调整模块用于接收输入电压，并利用所述第一PMOS的阈值电压对所述输入电压进行调整，输出驱动电压；缓冲模块，电连接于所述电压调整模块，用于接收输入信号，并在所述驱动电压下对所述输入信号进行缓冲，输出缓冲后的信号。本实用新型实施例可以利用第一PMOS的阈值电压对输入电压进行调整，得到的驱动电压可以对缓冲模块的工艺角(corner)进行补偿，使得缓冲模块的翻转点电压范围变小，满足工艺要求。

Description

缓冲装置、芯片及电子设备
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种缓冲装置、芯片及电子设备。
背景技术
随着集成电路技术的不断发展，数字缓冲器的应用越来越广泛，相关技术通常采用施密特触发器电路实现数字缓冲器以实现确保低延迟，然而，由于采用电源电压直接对数字缓冲器进行供电，形成数字缓冲器的晶体管由于工艺上存在缺陷，其翻转点电压变化范围太大，无法满足要求。
实用新型内容
技术问题
有鉴于此，本实用新型要解决的技术问题是，如何降低缓冲装置翻转点电压变化范围。
解决方案
为了解决上述技术问题，根据本实用新型的一实施例，提供了一种缓冲装置，所述装置包括：
电压调整模块，包括第一P型金属氧化物半导体场效应晶体管PMOS，所述电压调整模块用于接收输入电压，并利用所述第一PMOS的阈值电压对所述输入电压进行调整，输出驱动电压；
缓冲模块，电连接于所述电压调整模块，用于接收输入信号，并在所述驱动电压下对所述输入信号进行缓冲，输出缓冲后的信号。
对于上述装置，在一种可能的实现方式中，所述电压调整模块还包括第一电流源、第一N型金属氧化物半导体场效应晶体管NMOS、第一电阻、第二电阻、第三电阻、第四电阻及第一电容，其中：
所述第一电流源的正极电连接于所述第三电阻的第一端，用于接收所述输入电压，所述第一电流源的负极电连接于所述第一PMOS的源极、所述第一NMOS的栅极、所述第一电容的第一端，其中，所述输入电压为电源电压，
所述第一PMOS的栅极电连接于所述第一PMOS的漏极及所述第一电阻的第一端，所述第一电阻的第二端电连接于所述第二电阻的第一端，
所述第三电阻的第二端电连接于所述第一NMOS的漏极，
所述第一NMOS的源极电连接于所述第四电阻的第一端及所述缓冲模块，用于输出所述驱动电压，
所述第二电阻的第二端、所述第一电容的第二端、所述第四电阻的第二端接地。
对于上述装置，在一种可能的实现方式中，所述电压调整模块还包括第二电流源、第二NMOS、第五电阻、第六电阻、第七电阻及第二电容，其中：
所述第二电流源的正极电连接于第六电阻的第一端，用于接收电源电压，所述第二电流源的负极电连接于所述第一PMOS的源极、所述第二NMOS的栅极、所述第二电容的第一端，
所述第一PMOS的栅极用于接收所述输入电压，所述第一PMOS的漏极电连接于所述第五电阻的第一端，
所述第六电阻的第二端电连接于所述第二NMOS的漏极，
所述第二NMOS的源极电连接于所述第七电阻的第一端及所述缓冲模块，用于输出所述驱动电压，
所述第五电阻的第二端、所述第二电容的第二端、所述第七电阻的第二端接地。
对于上述装置，在一种可能的实现方式中，所述电压调整模块还包括第一运算放大器、第八电阻、第九电阻、第十电阻，其中：
所述第一运算放大器的正向输入端用于接收所述输入电压，所述第一运算放大器的输出端电连接于所述第一PMOS的源极及所述缓冲模块，用于输出所述驱动电压，
所述第一PMOS的漏极电连接于所述第一PMOS的栅极及所述第八电阻的第一端，所述第八电阻的第二端电连接于所述第九电阻的第一端，所述第九电阻的第二端电连接于所述第十电阻的第一端，所述第十电阻的第二端接地，
所述第一运算放大器的负向输入端电连接于所述第八电阻的第二端及所述第九电阻的第一端。
对于上述装置，在一种可能的实现方式中，所述电压调整模块还包括第二运算放大器、第三运算放大器、第二PMOS、第三NMOS、第四NMOS、第十一电阻、第十二电阻、第十三电阻、第三电流源，其中：
所述第一PMOS的源极电连接于所述第十一电阻的第一端，用于接收电源电压，所述第一PMOS的漏极电连接于所述第三电流源的正极、所述第一PMOS的栅极及所述第二运算放大器的正向输入端，
所述第二运算放大器的负向输入端电连接于所述第十一电阻的第二端、所述第二PMOS的源极，所述第二运算放大器的输出端电连接于所述第二PMOS的栅极，
所述第二PMOS的漏极电连接于所述第三NMOS的漏极、所述第三NMOS的栅极、所述第四NMOS的栅极，
所述第四NMOS的漏极电连接于所述第三运算放大器的负向输入端、所述第十二电阻的第二端、所述第十三电阻的第一端，
所述第三运算放大器的正向输入端用于接收所述输入电压，所述第三运算放大器的输出端电连接于所述第十二电阻的第一端及所述缓冲模块，用于输出所述驱动电压，
所述第三电流源的负极、所述第三NMOS的源极、所述第四NMOS的源极、所述第十三电阻的第二端接地。
对于上述装置，在一种可能的实现方式中，所述缓冲模块包括第三PMOS、第四PMOS、第五PMOS、第五NMOS、第六NMOS、第七NMOS、反相器，其中：
所述第三PMOS的源极电连接于所述第五PMOS的源极，用于输入电源电压，
所述第三PMOS的栅极电连接于所述第四PMOS的栅极、所述第五NMOS的栅极、所述第六NMOS的栅极，用于接收所述输入信号，
所述第三PMOS的漏极电连接于所述第五PMOS的漏极、所述第四PMOS的源极，所述第四PMOS的漏极电连接于所述反相器的输入端、所述第五NMOS的漏极，所述第五NMOS的源极电连接于所述第六NMOS的漏极及所述第七NMOS的漏极，所述第六NMOS的源极、所述第七NMOS的源极接地，所述反相器的输出端电连接于所述第五PMOS的栅极、所述第七NMOS的栅极，用于输出缓冲后的信号。
对于上述装置，在一种可能的实现方式中，所述装置能够应用于包括模数转换电路、上电复位电路、超声波传感器电路、电子开关电路、信号切换控制电路、IGBT驱动控制电路、电流阈值检测电路和电压阈值检测电路、光电传感电路中的任意一种的电子电路装置。
为了解决上述技术问题，根据本实用新型的另一实施例，提供了一种芯片，所述芯片包括：
所述的缓冲装置。
为了解决上述技术问题，根据本实用新型的另一实施例，提供了一种电子设备，所述电子设备包括：
所述的芯片。
有益效果
本实用新型实施例提出的缓冲装置中电压调整模块可以利用第一PMOS的阈值电压对输入电压进行调整，得到的驱动电压可以对缓冲模块的工艺角(corner)进行补偿，使得缓冲模块的翻转点电压范围变小，满足工艺要求。
根据下面参考附图对示例性实施例的详细说明，本实用新型的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本实用新型的示例性实施例、特征和方面，并且用于解释本实用新型的原理。
图1示出了根据本实用新型一实施方式的缓冲装置的框图。
图2示出了根据本实用新型一实施方式的缓冲模块的示意图。
图3示出了根据本实用新型一实施方式的电压调整模块的示意图。
图4示出了根据本实用新型一实施方式的电压调整模块的示意图。
图5示出了根据本实用新型一实施方式的电压调整模块的示意图。
图6示出了根据本实用新型一实施方式的电压调整模块的示意图。
具体实施方式
以下将参考附图详细说明本实用新型的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本实用新型，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本实用新型同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本实用新型的主旨。
请参阅图1，图1示出了根据本实用新型一实施方式的缓冲装置的框图。
如图1所示，所述装置包括：
电压调整模块10，包括第一P型金属氧化物半导体场效应晶体管PMOS(图1未示出)，所述电压调整模块10用于接收输入电压，并利用所述第一PMOS的阈值电压对所述输入电压进行调整，输出驱动电压；
缓冲模块20，电连接于所述电压调整模块10，用于接收输入信号，并在所述驱动电压下对所述输入信号进行缓冲，输出缓冲后的信号。
本实用新型实施例提出的缓冲装置中电压调整模块可以利用第一PMOS的阈值电压对输入电压进行调整，得到的驱动电压可以对缓冲模块的工艺角(corner)进行补偿，使得缓冲模块的翻转点电压范围变小，满足工艺要求。
本实用新型实施方式的装置可以设置在电子设备中，所述电子设备也可以称为移动设备，移动设备可以指各种形式的接入移动设备、用户单元、用户设备、用户站、移动站、移动台(Mobile Station，MS)、远方站、远程移动设备、移动设备、用户移动设备、终端设备(terminal equipment)、无线通信设备、用户代理或用户装置。用户设备还可以是蜂窝电话、无绳电话、会话启动协议(Session Initiation Protocol，SIP)电话、无线本地环路(Wireless Local Loop，WLL)站、个人数字处理(Personal Digital Assistant，PDA)、具有无线通信功能的手持设备、计算设备或连接到无线调制解调器的其它处理设备、车载设备、可穿戴设备，5G网络中的用户设备或者未来演进的公用陆地移动通信网络(Public LandMobile Network，PLMN)中的移动设备等，本实用新型实施例对此并不限定。
本实用新型实施方式的缓冲装置可以应用于任意具有数字信号输入，并需要进行缓冲处理的装置/设备中，包括但不限于模数转换电路、上电复位电路、超声波传感器电路、电子开关电路、信号切换控制电路、IGBT驱动控制电路、电流阈值检测电路和电压阈值检测电路、光电传感电路中的任意一种形成的电子电路装置。
所述缓冲模块20可以包括多种实施方式，下面对缓冲模块20的一种可能实施方式进行示例性说明。
请参阅图2，图2示出了根据本实用新型一实施方式的缓冲模块的示意图。
在一种可能的实施方式中，如图2所示，所述缓冲模块20可以包括第三PMOS Mp3、第四PMOS Mp4、第五PMOS Mp5、第五NMOS Mn5、第六NMOS Mn6、第七NMOS Mn7、反相器Not，其中：
所述第三PMOS Mp3的源极电连接于所述第五PMOS Mp5的源极，用于输入电源电压VDD，
所述第三PMOS Mp3的栅极电连接于所述第四PMOS Mp4的栅极、所述第五NMOS Mn5的栅极、所述第六NMOS Mn6的栅极，用于接收所述输入信号Vin，
所述第三PMOS Mp3的漏极电连接于所述第五PMOS Mp5的漏极、所述第四PMOS Mp4的源极，所述第四PMOS Mp4的漏极电连接于所述反相器Not的输入端、所述第五NMOS Mn5的漏极，所述第五NMOS Mn5的源极电连接于所述第六NMOS Mn6的漏极及所述第七NMOS Mn7的漏极，所述第六NMOS Mn6的源极、所述第七NMOS Mn7的源极接地，
所述反相器Not的输出端电连接于所述第五PMOS Mp5的栅极、所述第七NMOS Mn7的栅极，用于输出缓冲后的信号Vout。
其中，第五PMOS Mp5和第七NMOS Mn7可以通过反馈实现逻辑高电平和逻辑低电平之间有一定的迟滞，以防止在翻转点电压附近出现反复高低电平切换导致的毛刺。
应该说明的是，以上对缓冲模块20的说明是示例性的，本领域技术人员可以通过其他方式实现缓冲模块20。
下面对缓冲模块20的翻转点电压进行示例性说明。
假设第三PMOS Mp3、第四PMOS Mp4相同(为方便说明，将以PMOS Mp进行说明)，第五NMOS Mn5、第六NMOS Mn6相同(为方便说明，将以NMOS Mn进行说明)，并忽略用于产生迟滞电压的第五PMOS Mp5和第七NMOS Mn7，假设翻转点电压为VINV，PMOS Mp的阈值电压绝对值为VTP，NMOS Mn阈值电压为VTN，设
Figure BDA0002309158090000071
其中，COX表示晶体管单位面积的栅极电容、WP、WN分别表示PMOS、NMOS的宽度，LP、LN分别表示PMOS、NMOS的长度，μP、μN分别表示PMOS、NMOS的迁移率，在电压翻转点，可以根据
Figure BDA0002309158090000072
可以得到：
Figure BDA0002309158090000081
从公式1中可以得知，缓冲模块20的翻转点电压VINV与电源电压VDD有关、与NMOS和PMOS的尺寸有关、与NMOS和PMOS的阈值电压有关。
通过公式1可以得知，在电源电压VDD不变的情况下，工艺角中的SNFP(Slow NmosFast Pmos，慢速NMOS快速PMOS)是逻辑高(Logic-High)的最差工艺角，决定了缓冲模块是否可以实现逻辑高的最小值为1.2或者1.1或者1.05；工艺角中的FNSP(Fast Nmos SlowPmos，快速NMOS慢速PMOS)是逻辑低(Logic-Low)的最差工艺角,决定了缓冲模块是否可以实现逻辑低最大值为0.6V，因此SNFP、FNSP决定了缓冲模块20的翻转点电压的范围大小。具体分析如下：
对于工艺角中的TT工艺角，假设VTN＝VTP＝VT；对于工艺角中的SS工艺角，假设VTN＝VTP＝VT+Δ；对于工艺角中的FF工艺角，假设VTN＝VTP＝VT-Δ，其中，Δ可以表示预设值，应该说明的是，本实用新型对Δ的具体大小不做限定，本领域技术人员可以根据实际情况和需要设定。
综合以上假设，并根据公式1可以得到：
TT工艺角：
Figure BDA0002309158090000082
SS工艺角：
Figure BDA0002309158090000083
FF工艺角：
Figure BDA0002309158090000091
SNFP工艺角：
Figure BDA0002309158090000092
FNSP工艺角：
Figure BDA0002309158090000093
其中，SNFP是多个工艺角中的极大值，是逻辑高的最差工艺角，决定了缓冲模块是否可以实现逻辑高的最小值为1.2或者1.1或者1.05；FNSP是多个工艺角中的极小值,是逻辑低的最差工艺角，决定了缓冲模块是否可以实现逻辑低最大值为0.6V。
一般而言，电源电压VDD的大小为2.5V～5.5V，如果直接以电源电压VDD对缓冲模块20进行供电，由于数字缓冲器20的翻转点电压与电源电压VDD、NMOS和PMOS的尺寸、NMOS和PMOS的阈值电压有关，则缓冲模块的翻转点电压逻辑低的最大值为0.6V，逻辑高的最小值为2.0V，可见，其翻转点电压范围较大(逻辑高与逻辑低差值大于1V)，如果要减少翻转点电压的范围，例如实现逻辑高于逻辑低差值小于或等于0.6V(例如逻辑低的最大值为0.6，逻辑高的最小值为1.2或者1.1或者1.05)，则需要消除翻转点电压与电源电压VDD、NMOS和PMOS的尺寸、NMOS和PMOS的阈值电压的关联性。
本实用新型实施例可以消除缓冲模块对电源电压的依赖，降低电源电压的影响，并消除阈值电压的影响，使得SNFP和FNSP工艺角改变成SS和FF工艺角，以实现翻转点电压的范围减小。
下面对电压调整模块10的可能实现方式进行示例性介绍。
请参阅图3，图3示出了根据本实用新型一实施方式的电压调整模块的示意图。
在一种可能的实施方式中，如图3所示，所述电压调整模块10可以包括第一电流源I1、第一N型金属氧化物半导体场效应晶体管NMOS Mn1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4及第一电容C1，其中：
所述第一电流源I1的正极电连接于所述第三电阻R3的第一端，用于接收所述输入电压，所述第一电流源I1的负极电连接于所述第一PMOS Mp1的源极、所述第一NMOS Mn1的栅极、所述第一电容C1的第一端，其中，所述输入电压为电源电压VDD，
所述第一PMOS Mp1的栅极电连接于所述第一PMOS Mp1的漏极及所述第一电阻R1的第一端，所述第一电阻R1的第二端电连接于所述第二电阻R2的第一端，
所述第三电阻R3的第二端电连接于所述第一NMOS Mn1的漏极，
所述第一NMOS Mn1的源极电连接于所述第四电阻R4的第一端及所述缓冲模块，用于输出所述驱动电压VLDO，
所述第二电阻R2的第二端、所述第一电容C1的第二端、所述第四电阻R4的第二端接地。
在一个示例中，假设第一电流源I1为Vbg/R(其中Vbg为基准电压，其大小稳定)，流过第一电阻R1和第二电阻R2以及第一PMOS Mp1，因此可以得到VLDO＝I1*(R1+R2)+Vgsp-Vgsn1，其中，Vgsp表示第一PMOS Mp1的栅源电压，Vgsn1表示第一NMOS Mn1的栅源电压。
在一个示例中，可以选择合适的第一PMOS Mp1和第一NMOS Mn1，使得第一PMOSMp1和第一NMOS Mn1的过驱动电压大致相等，例如均为Vov1，那么可以得到Vgsp＝VTP+Vov1，Vgsn1＝VTN+Vov1，然后就可以得到VLDO电压为：VLDO＝I1*(R1+R2)+VTP-VTN＝Vbg*(R1+R2)/R+VTP-VTN，结合缓冲模块的翻转点电压公式1，就可以得到：
Figure BDA0002309158090000111
应该说明的是，同一片晶圆上，每个PMOS的阈值电压可以认为相同，每个NMOS的阈值电压可以认为相同，因此可以引入第一PMOS Mp1以抵消缓冲模块20中PMOS的阈值电压对翻转点电压的影响。
因此，从以上公式上也可以看出，VINV不受电源电压VDD的影响，与电流源有关(基于电压Vbg相关)，而电压Vbg可以为基准电压，因此不受工艺角的影响，可以保持稳定，且从上式可以看出，消除了PMOS的阈值电压VTP的影响，因此，翻转点电压VINV在全工艺角范围内的变化明显变小，而且SNFP、FNSP工艺角被改变成SS和FF工艺角。
请参阅图4，图4示出了根据本实用新型一实施方式的电压调整模块的示意图。
在一种可能的实施方式中，如图4所示，所述电压调整模块10还可以包括第二电流源I2、第二NMOS Mn2、第五电阻R5、第六电阻R6、第七电阻R7及第二电容C2，其中：
所述第二电流源I2的正极电连接于第六电阻R6的第一端，用于接收电源电压VDD，所述第二电流源I2的负极电连接于所述第一PMOS Mp1的源极、所述第二NMOS Mn2的栅极、所述第二电容C2的第一端，
所述第一PMOS Mp1的栅极用于接收所述输入电压VREF_CLAMP，所述第一PMOS Mp1的漏极电连接于所述第五电阻R5的第一端，
所述第六电阻R6的第二端电连接于所述第二NMOS Mn2的漏极，
所述第二NMOS Mn2的源极电连接于所述第七电阻R7的第一端及所述缓冲模块20(未示出)，用于输出所述驱动电压VLDO，
所述第五电阻R5的第二端、所述第二电容C2的第二端、所述第七电阻R7的第二端接地。
在一个示例中，如图4所示，VLDO＝VREF_CLAMP+Vgsp-Vgsn2，可以选择合适的第一PMOS Mp1和第二NMOS Mn2，使得第一PMOS Mp1和第二NMOS Mn2的过驱动电压大致相等，均为Vov2，其中，Vgsp表示第一PMOS Mp1的栅源电压，Vgsn2表示第二NMOS Mn2的栅源电压，那么Vgsp＝VTP+Vov2,Vgsn＝VTN+Vov2,然后就可以得到VLDO电压：VLDO＝VREF_CLAMP+VTP-VTN，结合公式1，就可以得到：
Figure BDA0002309158090000121
因此，从以上公式上也可以看出，VINV不受电源电压VDD的影响，与输入电压VREF_CLAMP有关，而输入电压VREF_CLAMP可以为基准电压，因此不受工艺角的影响，可以保持稳定，且从上式可以看出，且消除了PMOS的阈值电压VTP的影响，因此，翻转点电压VINV在全工艺角范围内的变化明显变小，而且SNFP、FNSP工艺角被改变成SS和FF工艺角。
请参阅图5，图5示出了根据本实用新型一实施方式的电压调整模块的示意图。
在一种可能的实施方式中，如图5所示，所述电压调整模块10还包括第一运算放大器Amp1、第八电阻R8、第九电阻R9、第十电阻R10，其中：
所述第一运算放大器Amp1的正向输入端用于接收所述输入电压VREF，所述第一运算放大器Amp1的输出端电连接于所述第一PMOS Mp的源极及所述缓冲模块20，用于输出所述驱动电压VLDO，
所述第一PMOS Mp1的漏极电连接于所述第一PMOS Mp1的栅极及所述第八电阻R8的第一端，所述第八电阻R8的第二端电连接于所述第九电阻R9的第一端，所述第九电阻R9的第二端电连接于所述第十电阻R10的第一端，所述第十电阻R10的第二端接地，
所述第一运算放大器Amp1的负向输入端电连接于所述第八电阻R8的第二端及所述第九电阻R9的第一端。
在其他实施方式中，如图5所示，所述第一PMOS Mp1的栅极也可以电连接于第八电阻R8和第九电阻R9之间，或者，所述第一PMOS Mp1的栅极还可以电连接于第九电阻R9和第十电阻R10之间，通过改变所述第一PMOS Mp1的栅极与其他电路的电连接关系，可以调整翻转点电压的大小。下面将以所述第一PMOS Mp1的栅极电连接于所述第一PMOS Mp1的漏极及第八电阻的第一端为例进行介绍。
在一个示例中，如图5所示，VLDO＝VREF*(R8+R9+R10)/(R9+R10)+Vgsp，其中，Vgsp表示第一PMOS Mp1的栅源电压，假设第一PMOS Mp1的过驱动电压为Vov3，那么VLDO＝VREF*(R8+R9+R10)/(R9+R10)+VTP+Vov3，结合公式1，就可以得到：
Figure BDA0002309158090000131
因此，从以上公式上也可以看出，翻转点电压VINV不受电源电压VDD的影响，与输入电压VREF有关，而输入电压VREF可以为基准电压，因此不受工艺角的影响，可以保持稳定，且从上式可以看出，消除了PMOS的阈值电压VTP的影响，因此，翻转点电压VINV在全工艺角范围内的变化明显变小，而且SNFP、FNSP工艺角被改变成SS和FF工艺角。
请参阅图6，图6示出了根据本实用新型一实施方式的电压调整模块的示意图。
在一种可能的实施方式中，如图6所示，所述电压调整模块还可以包括第二运算放大器Amp2、第三运算放大器Amp3、第二PMOS Mp2、第三NMOS Mn3、第四NMOS Mn4、第十一电阻R11、第十二电阻R12、第十三电阻R13、第三电流源I3，其中：
所述第一PMOS Mp1的源极电连接于所述第十一电阻R11的第一端，用于接收电源电压VDD，所述第一PMOS Mp1的漏极电连接于所述第三电流源I3的正极、所述第一PMOS Mp1的栅极及所述第二运算放大器Amp2的正向输入端，
所述第二运算放大器Amp2的负向输入端电连接于所述第十一电阻R11的第二端、所述第二PMOS Mp2的源极，所述第二运算放大器Amp2的输出端电连接于所述第二PMOS Mp2的栅极，
所述第二PMOS Mp2的漏极电连接于所述第三NMOS Mn3的漏极、所述第三NMOS Mn3的栅极、所述第四NMOS Mn4的栅极，
所述第四NMOS Mn4的漏极电连接于所述第三运算放大器Amp3的负向输入端、所述第十二电阻R12的第二端、所述第十三电阻R13的第一端，
所述第三运算放大器Amp3的正向输入端用于接收所述输入电压VREF1，所述第三运算放大器Amp3的输出端电连接于所述第十二电阻R12的第一端及所述缓冲模块20，用于输出所述驱动电压VLDO，
所述第三电流源I3的负极、所述第三NMOS Mn3的源极、所述第四NMOS Mn4的源极、所述第十三电阻R13的第二端接地。
如图6所示，本实用新型实施例可以将第一PMOS Mp1的栅源电压Vgsp转为为电流Vgsp/R11输入到第三运算放大器Amp3的负向输入端及VLDO的电阻分压电阻串反馈端(第十二电阻R12和第十三电阻R13之间)，假设第一PMOS Mp1的过驱动电压为Vov4，即Vgsp＝VTP+Vov4，可以得到VLDO电压为：VREF1*(R12+R13)/R13+(VTP+Vov4)*R12/R11，本实用新型可以通过调整第十二电阻R12和第十一电阻R11(R12/R11)的比例，以改变VLDO电压。
在一个示例中，可以设置R12/R11＝1,则VLDO电压为：VLDO＝VREF1*(R12+R13)/R13+VTP+Vov4，结合公式1可得：
Figure BDA0002309158090000141
因此，从以上公式上也可以看出，VINV不受电源电压VDD的影响，与输入电压有关，而输入电压VREF1可以为基准电压，因此不受工艺角的影响，可以保持稳定，且从上式可以看出，消除了PMOS的阈值电压VTP的影响，因此，翻转点电压VINV在全工艺角范围内的变化明显变小，而且SNFP、FNSP工艺角被改变成SS和FF工艺角。
在低压供电***中，电源电压VDD的变化范围可以为2.5V-5.5V，为了不增加成本，可以选择5V器件进行电路设计，此时可以通过采用本实用新型技术方案，通过调整模块10调整接收电压得到驱动电压VLDO，可以补偿缓冲模块20中NMOS和PMOS阈值电压的工艺角变化，从而使得翻转点电压VINV在全工艺角范围内变化变小。
本实用新型实施方式提出的缓冲装置，可以针对不同工艺角的PMOS、MOS进行自适应的调整，在SNFP工艺角下，通过调整模块让驱动电压VLDO电压适当变低；在FNSP工艺脚下，通过调整模块让驱动电压VLDO电压适当升高，通过控制驱动电压驱动电压VLDO变低或者升高的幅度，就可以改善最差工艺角，使得SNFP和FNSP工艺角改变成SS和FF工艺角，这样翻转点电压VINV在全工艺角范围内的变化明显变小。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种缓冲装置，其特征在于，所述装置包括：
电压调整模块，包括第一P型金属氧化物半导体场效应晶体管PMOS，所述电压调整模块用于接收输入电压，并利用所述第一PMOS的阈值电压对所述输入电压进行调整，输出驱动电压；
缓冲模块，电连接于所述电压调整模块，用于接收输入信号，并在所述驱动电压下对所述输入信号进行缓冲，输出缓冲后的信号。
2.根据权利要求1所述的装置，其特征在于，所述电压调整模块还包括第一电流源、第一N型金属氧化物半导体场效应晶体管NMOS、第一电阻、第二电阻、第三电阻、第四电阻及第一电容，其中：
所述第一电流源的正极电连接于所述第三电阻的第一端，用于接收所述输入电压，所述第一电流源的负极电连接于所述第一PMOS的源极、所述第一NMOS的栅极、所述第一电容的第一端，其中，所述输入电压为电源电压，
所述第一PMOS的栅极电连接于所述第一PMOS的漏极及所述第一电阻的第一端，所述第一电阻的第二端电连接于所述第二电阻的第一端，
所述第三电阻的第二端电连接于所述第一NMOS的漏极，
所述第一NMOS的源极电连接于所述第四电阻的第一端及所述缓冲模块，用于输出所述驱动电压，
所述第二电阻的第二端、所述第一电容的第二端、所述第四电阻的第二端接地。
3.根据权利要求1所述的装置，其特征在于，所述电压调整模块还包括第二电流源、第二NMOS、第五电阻、第六电阻、第七电阻及第二电容，其中：
所述第二电流源的正极电连接于第六电阻的第一端，用于接收电源电压，所述第二电流源的负极电连接于所述第一PMOS的源极、所述第二NMOS的栅极、所述第二电容的第一端，
所述第一PMOS的栅极用于接收所述输入电压，所述第一PMOS的漏极电连接于所述第五电阻的第一端，
所述第六电阻的第二端电连接于所述第二NMOS的漏极，
所述第二NMOS的源极电连接于所述第七电阻的第一端及所述缓冲模块，用于输出所述驱动电压，
所述第五电阻的第二端、所述第二电容的第二端、所述第七电阻的第二端接地。
4.根据权利要求1所述的装置，其特征在于，所述电压调整模块还包括第一运算放大器、第八电阻、第九电阻、第十电阻，其中：
所述第一运算放大器的正向输入端用于接收所述输入电压，所述第一运算放大器的输出端电连接于所述第一PMOS的源极及所述缓冲模块，用于输出所述驱动电压，
所述第一PMOS的漏极电连接于所述第一PMOS的栅极及所述第八电阻的第一端，所述第八电阻的第二端电连接于所述第九电阻的第一端，所述第九电阻的第二端电连接于所述第十电阻的第一端，所述第十电阻的第二端接地，
所述第一运算放大器的负向输入端电连接于所述第八电阻的第二端及所述第九电阻的第一端。
5.根据权利要求1所述的装置，其特征在于，所述电压调整模块还包括第二运算放大器、第三运算放大器、第二PMOS、第三NMOS、第四NMOS、第十一电阻、第十二电阻、第十三电阻、第三电流源，其中：
所述第一PMOS的源极电连接于所述第十一电阻的第一端，用于接收电源电压，所述第一PMOS的漏极电连接于所述第三电流源的正极、所述第一PMOS的栅极及所述第二运算放大器的正向输入端，
所述第二运算放大器的负向输入端电连接于所述第十一电阻的第二端、所述第二PMOS的源极，所述第二运算放大器的输出端电连接于所述第二PMOS的栅极，
所述第二PMOS的漏极电连接于所述第三NMOS的漏极、所述第三NMOS的栅极、所述第四NMOS的栅极，
所述第四NMOS的漏极电连接于所述第三运算放大器的负向输入端、所述第十二电阻的第二端、所述第十三电阻的第一端，
所述第三运算放大器的正向输入端用于接收所述输入电压，所述第三运算放大器的输出端电连接于所述第十二电阻的第一端及所述缓冲模块，用于输出所述驱动电压，
所述第三电流源的负极、所述第三NMOS的源极、所述第四NMOS的源极、所述第十三电阻的第二端接地。
6.根据权利要求1所述的装置，其特征在于，所述缓冲模块包括第三PMOS、第四PMOS、第五PMOS、第五NMOS、第六NMOS、第七NMOS、反相器，其中：
所述第三PMOS的源极电连接于所述第五PMOS的源极，用于输入电源电压，
所述第三PMOS的栅极电连接于所述第四PMOS的栅极、所述第五NMOS的栅极、所述第六NMOS的栅极，用于接收所述输入信号，
所述第三PMOS的漏极电连接于所述第五PMOS的漏极、所述第四PMOS的源极，所述第四PMOS的漏极电连接于所述反相器的输入端、所述第五NMOS的漏极，所述第五NMOS的源极电连接于所述第六NMOS的漏极及所述第七NMOS的漏极，所述第六NMOS的源极、所述第七NMOS的源极接地，
所述反相器的输出端电连接于所述第五PMOS的栅极、所述第七NMOS的栅极，用于输出缓冲后的信号。
7.如权利要求1～6任一项所述的缓冲装置，其特征在于，所述装置能够应用于包括模数转换电路、上电复位电路、超声波传感器电路、电子开关电路、信号切换控制电路、IGBT驱动控制电路、电流阈值检测电路和电压阈值检测电路、光电传感电路中的任意一种的电子电路装置。
8.一种芯片，其特征在于，所述芯片包括：
如权利要求1～6任一项所述的缓冲装置。
9.一种电子设备，其特征在于，所述电子设备包括：
如权利要求8所述的芯片。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2735221B2 (ja) * 1987-05-22 1998-04-02 株式会社日立製作所 半導体装置
JP3318365B2 (ja) * 1992-10-20 2002-08-26 富士通株式会社 定電圧回路
JP3636848B2 (ja) * 1996-11-25 2005-04-06 ローム株式会社 Ｃｍｏｓヒステリシス回路
US6496056B1 (en) * 1999-03-08 2002-12-17 Agere Systems Inc. Process-tolerant integrated circuit design
JP3306048B2 (ja) * 2000-07-06 2002-07-24 株式会社東芝 ダイナミック型半導体記憶装置およびその制御方法
KR20030091296A (ko) * 2002-05-27 2003-12-03 삼성전자주식회사 반도체 메모리 장치의 내부 전원 전압 발생회로
JP4008459B2 (ja) 2005-06-10 2007-11-14 日本テキサス・インスツルメンツ株式会社 制御信号供給回路及び信号出力回路
KR100727320B1 (ko) * 2005-07-15 2007-06-12 삼성전자주식회사 반도체 장치의 전원공급 회로 및 전원공급 방법
CN100539428C (zh) * 2007-03-12 2009-09-09 启攀微电子（上海）有限公司 一种高性能时间数字转换器电路架构
CN100576745C (zh) * 2008-05-23 2009-12-30 北京时代民芯科技有限公司 一种ttl和cmos兼容式输入缓冲器
JP4791581B2 (ja) * 2009-08-01 2011-10-12 株式会社半導体理工学研究センター サブスレッショルドディジタルｃｍｏｓ回路のための電源電圧制御回路及び制御方法
CN103066971B (zh) * 2012-12-31 2016-03-02 成都锐成芯微科技有限责任公司 超低功耗高精度上电复位电路
US9444462B2 (en) * 2014-08-13 2016-09-13 Macronix International Co., Ltd. Stabilization of output timing delay
US10897230B2 (en) 2016-11-10 2021-01-19 Tohoku University Bias circuit and amplification apparatus
JP6868843B2 (ja) 2016-11-29 2021-05-12 パナソニックＩｐマネジメント株式会社 発光装置
CN108398978A (zh) * 2018-03-02 2018-08-14 湖南大学 一种具有抗工艺角变化和宽电压追踪范围的电压基准电路
CN109036322B (zh) * 2018-09-26 2023-11-03 北京集创北方科技股份有限公司 输入缓冲器、控制方法、驱动装置以及显示装置
CN210899134U (zh) * 2019-12-09 2020-06-30 北京集创北方科技股份有限公司 缓冲装置、芯片及电子设备

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021115147A1 (zh) * 2019-12-09 2021-06-17 北京集创北方科技股份有限公司 缓冲装置、芯片及电子设备
US11936375B2 (en) 2019-12-09 2024-03-19 Chipone Technology (Beijing) Co., Ltd. Buffer apparatus, chip and electronic device

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