CN210724714U - 一种基于fpga的可变符号抽样率升余弦滤波器 - Google Patents

Abstract

本实用新型涉及一种基于FPGA的可变符号抽样率升余弦滤波器，包括L+1个高速采样模块和L个地址计算模块，且满足N=KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；L+1个高速采样模块依次延迟一个时钟周期进行采样，高速采样模块的输出端各连接至乘法器，乘法器的输出端连接至加法器，加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；还包括L个ROM存储器，ROM存储器用于存储升余弦滤波器系数h（n），n=0,1,2……N‑1，每个ROM存储器连接一个地址计算模块，用于计算后续ROM存储器的地址。本方案可以适应可变的符号抽样率，且消耗的FPGA乘法器资源不随符号抽样率变化。

Description

一种基于FPGA的可变符号抽样率升余弦滤波器

技术领域

本实用新型涉及滤波器领域，具体涉及一种基于FPGA的可变符号抽样率升余弦滤波器。

背景技术

现代通信***中，为了减少码间干扰的影响，使发送信号更适合信道的传输，提高通信***传输质量，通常使用升余弦(或平方根升余弦)滤波器作为脉冲成型滤波器。发送端升余弦滤波器的单位冲击响应为：

其中R为滚降银子，t为时间，T符号周期。

升余弦滤波器实现时，可以采用FPGA硬件实现，由于符号速率与升余弦滤波器输出速率不同，因此实现时，需要先将上采样，并将公示(1)数字化后使用滤波器结构实现，其实现结构如图1所示，图中D表示FPGA中延迟一个时钟单元，

表示乘法器，h(N)表示升余弦滤波器系数。传输码元经过调制模块变成调制信号，高速率采样模块将调制信号做高倍采样，以匹配升余弦滤波器采样速率，最后升余弦滤波器完成脉冲信号的成型。升余弦滤波器与其他滤波器(如FIR滤波器)一样，通过乘累加实现。

上述升余弦滤波器结构和一般滤波器块结构一样，主要通过乘累加完成，但是该滤波器结构固定，不能适应变化的符号抽样率。当输入信号码元速率变化，输出的信号速率不变时，即符号抽样率变化时，升余弦滤波器在一个码元周期内的系数个数也需要改变，而且当系数个数较多时，需要消耗的FPGA时钟延迟单元很多。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提供一种基于FPGA的可变符号抽样率升余弦滤波器，可以适应可变的符号抽样率，且消耗的FPGA乘法器资源不随符号抽样率变化。

本实用新型的目的是通过以下技术方案来实现的：

一种基于FPGA的可变符号抽样率升余弦滤波器，包括L+1个高速采样模块和L个地址计算模块，且满足N＝KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；

L+1个高速采样模块依次延迟一个时钟周期进行采样，L+1个高速采样模块的输出端各连接至一个乘法器的输入端，L+1个乘法器的输出端连接至同一个加法器，所述加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；

还包括L个ROM存储器，所述ROM存储器用于存储升余弦滤波器系数h(n)，n＝0,1,2……N-1，每个ROM存储器连接一个地址计算模块，用于计算后续ROM存储器的地址；

所述ROM存储器的输出端分别连接至第1到第L个乘法器的输入端，用于输入升余弦滤波器系数，第L+1个乘法器直接输入升余弦滤波器最后一个系数h(N)。

进一步的，所述高速采样模块由计数器、比较器、选择器组成；

所述计数器输出端连接至比较器基准端，比较器输出端连接至选择器输入端，计数器输出与K值进行比较，相等时输出为1，否则输出为0，该信号作为计数器的rst信号，重置计数器，同时作为选择器的选择信号，为0时，选择0输出，为1时选择输入信号作为输出。

进一步的，所述地址计算模块由第二计数器、第二比较器、第二选择器、乘法器组成；

所述第二计数器输出端连接至第二比较器比较器的基准输入端，第二比较器输出端连接至乘法器输入端；

所述第二选择器输出端连接至乘法器输入端，所述乘法器用于输出升余弦滤波器系数；

当K＝Km时，选择器输出Mm，其中Mm＝Kmax/Km。

进一步的，所述升余弦滤波器系数h(n)，n＝0,1,2……N-1，共N个系数平均分为L份，分别存储在L个ROM存储器中，每个ROM中存放Kmax＝Lcm(K1、K2、K3……)个系数，Lcm表示最小公倍数，K1、K2、K3……表示K各种可能取值。

进一步的，所述L的取值为4-8，理论上L取值越大滤波器的效果越好，但消耗资源越多。

本实用新型的有益效果是：和现有技术相比，本实用新型中将抽样信号分为L+1个进行采样，然后分别和升余弦滤波器系数相乘，和传统的一个采样单元采样，然后依次经过N+1个延时器相比，本方案中的采样速度更快。同时由于提供了多个采样点，因此可适应不同符号抽样率，易于在FPGA硬件上实现，且消耗的FPGA乘法资源固定，不会随不同符号抽样率变化。

附图说明

图1为现有技术升余弦滤波器实现结构；

图2为本实用新型滤波器结构电路；

图3为高速率采样模块实现结构图；

图4为地址计算模块实现结构图。

具体实施方式

下面结合具体实施例进一步详细描述本实用新型的技术方案，但本实用新型的保护范围不局限于以下所述。

如图2所示，一种基于FPGA的可变符号抽样率升余弦滤波器，包括L+1个高速采样模块S101和L个地址计算模块S201，且满足N＝KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，L的取值为4-8。滤波器系数个数为N+1；L+1个高速采样模块S101依次延迟一个时钟周期进行采样，L+1个高速采样模块S101的输出端各连接至一个乘法器的输入端，L+1个乘法器的输出端连接至同一个加法器，加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；还包括L个ROM存储器，ROM存储器用于存储升余弦滤波器系数h(n)，n＝0,1,2……N-1，每个ROM存储器连接一个地址计算模块S201，用于计算后续ROM存储器的地址；ROM存储器的输出端分别连接至第1到第L个乘法器的输入端，用于输入升余弦滤波器系数，第L+1个乘法器直接输入升余弦滤波器最后一个系数h(N)。

如图3所示，高速采样模块S101由计数器、比较器、选择器组成；

计数器输出端连接至比较器基准端，比较器输出端连接至选择器输入端，计数器输出与K值进行比较，相等时输出为1，否则输出为0，该信号作为计数器的rst信号，重置计数器，同时作为选择器的选择信号，为0时，选择0输出，为1时选择输入信号作为输出。

如图4所示，地址计算模块S201由第二计数器、第二比较器、第二选择器、乘法器组成；

第二计数器输出端连接至第二比较器比较器的基准输入端，第二比较器输出端连接至乘法器输入端；

第二选择器输出端连接至乘法器输入端，乘法器用于输出升余弦滤波器系数；

当K＝Km时，选择器输出Mm，其中Mm＝Kmax/Km，m取值为1,2,3……，即Km可表示为K1、K2、K3……。升余弦滤波器系数h(n)，n＝0,1,2……N-1，共N个系数平均分为L份，分别存储在L个ROM存储器中，每个ROM中存放Kmax＝Lcm(K1、K2、K3……)个系数，Lcm表示最小公倍数，K1、K2、K3……表示K各种可能取值。

为使本实施例进一步具体化，令L＝8。图2中D1、D2、D3、D4、D5、D6、D7、D8、D9分别表示延迟1、2、3、4、5、6、7、8、9个时钟周期，

表示乘法器。模块S101为高速率采样模块用于进行采样，用来匹配后续模块采样率；模块S201为地址计算模块，用来计算后续ROM存储器的地址。ROM0、ROM1、ROM2、ROM3、ROM4、ROM5、ROM6、ROM7用来存放升余弦滤波器系数。如前所述，升余弦滤波器系数个数为N+1个，用h(n)，n＝0,1,2……N-1表示，最后一个系数为h(N)，不用存储器，放在图2中最后一路信号中，其余N个系数平均分成L份，分别存放在ROM0、ROM1、ROM2、ROM3、ROM4、ROM5、ROM6、ROM7中，每个ROM中存放Kmax＝Lcm(K1、K2、K3……)个系数。Lcm表示最小公倍数，K1、K2、K3……表示K各种可能取值。加法器将并行输入的L+1路信号进行相加运算，最终输出升余弦滤波器结果。和现有技术相比，本方案中的高速采样模块S101采样速率提高了K倍。如图3所示，图3中计数器输出与K值进行比较，相等时输出为1，否则输出为0，该信号作为计数器的rst信号，重置计数器，同时作为选择器的选择信号，为0时，选择0输出，为1时选择输入信号作为输出。

图4中，计数器部分与图3对应部分相同，选择器功能为当K＝Km时，选择器输出Mm，其中Mm＝Kmax/Km。

以上所述仅是本实用新型的优选实施方式，应当理解本实用新型并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本实用新型的精神和范围，则都应在本实用新型所附权利要求的保护范围内。

Claims (5)

1.一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，包括L+1个高速采样模块（S101）和L个地址计算模块（S201），且满足N=KL，其中K为每个符号抽样点数，L表示滤波器截断时间长度为L个符号，滤波器系数个数为N+1；

L+1个高速采样模块（S101）依次延迟一个时钟周期进行采样，L+1个高速采样模块（S101）的输出端各连接至一个乘法器的输入端，L+1个乘法器的输出端连接至同一个加法器，所述加法器将并行输入的L+1路信号进行相加运算，用于输出升余弦滤波信号；

还包括L个ROM存储器，所述ROM存储器用于存储升余弦滤波器系数h（n），n=0,1,2……N-1，每个ROM存储器连接一个地址计算模块（S201），用于计算后续ROM存储器的地址；

所述ROM存储器的输出端分别连接至第1到第L个乘法器的输入端，用于输入升余弦滤波器系数，第L+1个乘法器直接输入升余弦滤波器最后一个系数h（N）。

2.根据权利要求1所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述高速采样模块（S101）由计数器、比较器、选择器组成；

所述计数器输出端连接至比较器基准端，比较器输出端连接至选择器输入端，计数器输出与K值进行比较，相等时输出为1，否则输出为0，该信号作为计数器的rst信号，重置计数器，同时作为选择器的选择信号，为0时，选择0输出，为1时选择输入信号作为输出。

3.根据权利要求2所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述地址计算模块（S201）由第二计数器、第二比较器、第二选择器、乘法器组成；

所述第二计数器输出端连接至第二比较器比较器的基准输入端，第二比较器输出端连接至乘法器输入端；

所述第二选择器输出端连接至乘法器输入端，所述乘法器用于输出升余弦滤波器系数；

当K=Km时，选择器输出Mm，其中Mm=Kmax/Km。

4.根据权利要求1-3中任一项所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述升余弦滤波器系数h（n），n=0,1,2……N-1，共N个系数平均分为L份，分别存储在L个ROM存储器中，每个ROM中存放Kmax=Lcm（K1、K2、K3……）个系数，Lcm表示最小公倍数，K1、K2、K3……表示K各种可能取值。

5.根据权利要求4所述的一种基于FPGA的可变符号抽样率升余弦滤波器，其特征在于，所述L的取值为4-8。

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