CN210157160U - 数字时钟倍频电路*** - Google Patents

数字时钟倍频电路*** Download PDF

Info

Publication number
CN210157160U
CN210157160U CN201920882983.4U CN201920882983U CN210157160U CN 210157160 U CN210157160 U CN 210157160U CN 201920882983 U CN201920882983 U CN 201920882983U CN 210157160 U CN210157160 U CN 210157160U
Authority
CN
China
Prior art keywords
clock
input
circuit module
frequency doubling
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201920882983.4U
Other languages
English (en)
Inventor
李路
陈波
方敏
周春元
罗俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Weidu Xinchuang Technology Co ltd
Original Assignee
Zhuhai Weidu Xinchuang Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Weidu Xinchuang Technology Co ltd filed Critical Zhuhai Weidu Xinchuang Technology Co ltd
Priority to CN201920882983.4U priority Critical patent/CN210157160U/zh
Application granted granted Critical
Publication of CN210157160U publication Critical patent/CN210157160U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

本实用新型公开了一种数字时钟倍频电路***，包括：占空比数字校准电路模块、或门电路模块；所述占空比数字校准电路模块包括脉冲发生器、半时钟周期延迟电路；输入时钟信号经过占空比数字校准电路模块、或门电路模块输出倍频后的输出时钟信号。采用本实用新型基于50％占空比校准的数字时钟倍频电路***有效地降低了输出时钟的抖动，节省了电路功耗和面积，同时输入时钟信号FIN到输出时钟信号FOUT之间的响应时间减少33％，可以支持高速响应场景。

Description

数字时钟倍频电路***
技术领域
本实用新型涉及数字电路技术领域，特别涉及一种数字时钟倍频电路***及数字时钟倍频信号生成方法。
背景技术
数字时钟倍频电路是通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，简称UART)接口、锁相环(Phase-locked loops，简称PLL)等集成电路中常用的电路模块。对于通用异步收发传输器(UART)接口，数字时钟倍频电路可以提高通用异步收发传输器的传输波特率；而对于锁相环(PLL)电路，在参考时钟的输入路径上增加数字时钟倍频电路可以使锁相环(PLL)所支持的晶振频率更具多样性，从而提高整体电路***的灵活性和可复用性。
现有技术中有多种实现数字时钟倍频电路的方案，例如可通过内部分频比等于2的锁相环频率综合器来实现。该实现方案的优点是对输入时钟的波形、占空比等没有特殊要求，同时得益于闭环***的特性，输出频率稳定、噪声特性好，受工艺、温度、电源电压等影响较小；但与此同时，该种实现方案中电路面积和功耗成本太大，整体***复杂度较高。
参见图1所示为现有技术中基于异或门和延迟链实现的数字时钟倍频电路***。该***的输入时钟信号FIN的周期为T，经过延迟链(Delay-line)后得到延迟信号FIN_D，延迟链(Delay-line)的延迟量为t；输入时钟信号FIN与延迟信号FIN_D进行异或(XOR)运算，从而得到二倍频的输出时钟信号FOUT，输出的二倍频时钟信号FOUT的脉宽与延迟链长度成正比。上述实现方案中的电路***全部由数字门电路组成，结构简洁、鲁棒性好，尤其适用于输入频率较低的情况；但该实现方案需要输入时钟的占空比为准确的50％，否则将出现如图2中所示的时钟沿抖动问题。因此，在信号输入如图1所示的该种数字时钟倍频电路***之前，输入时钟信号必须经过50％占空比的校准处理。50％占空比校准电路可通过模拟或数字方式实现；由于模拟方式包含无源器件，面积较大；数字电路方式面积小，可靠性更好，因而得到了更广泛的采用。
参见图3中虚线框内所示为现有技术中常用的50％占空比数字校准电路(DutyCycle Correction，简称DCC)模块。该50％占空比数字校准电路模块首先用脉冲发生器(Pulse Generator，简称PG)将任意占空比(x％T)的输入时钟信号转化为窄脉冲时钟信号a；然后经过半时钟周期延迟电路(Half Cycle Delay Line，简称HCDL)将窄脉冲时钟信号a准确地延迟1.5个输入时钟周期得到延迟窄脉冲时钟信号b；延迟前、后的窄脉冲时钟a和b经过触发复位锁存器(SR-LATCH)后得到与输入时钟信号同频且占空比为50％的时钟信号c，该时钟信号c再经过如图1所示基于异或门和延迟链实现的数字时钟倍频电路，最终可以输出稳定的二倍频时钟信号FOUT，该加入了50％占空比数字校准电路(DCC)模块的数字时钟倍频电路***的时序图如图4所示。
如图5所示为现有技术中触发复位锁存器(SR-LATCH)的典型实现电路，如图6所示为现有技术中异或门(XOR)的典型实现电路，如图7所示为现有技术中延迟链(Delay-line)的典型实现电路。其中，触发复位锁存器(SR-LATCH)由选通器(MUX)和D型触发器(DFF)组成，以保证S和R两个输入信号的输入路径匹配；异或门(XOR)包含5个单元门电路；而延迟链(Delay-line)由多级延迟单元(Δ)级联组成，以保证输出时钟有可靠的脉宽。
然而，发明人经研究发现，现有技术中基于50％占空比校准的数字时钟倍频电路***虽然可以实现二倍频功能，但电路结构仍比较复杂，尤其是图5、图6、图7所示的电路实现，其电路面积和动态功耗都较大且时钟路径很长。对于时钟信号，其路径上的每一级门电路都会累积相位噪声，增加时钟沿的抖动，进而造成***性能的恶化。为了降低时钟抖动，可采用的改进方法是对时钟路径上各级电路的MOS管等比例增加其栅宽和栅长，降低其闪烁噪声贡献，但这样会以平方关系增加电路面积；或者增加各级电路的驱动能力以抑制时钟抖动，但电路功耗会显著增加。因此，数字时钟倍频电路的时钟路径过长会严重恶化时钟抖动，同时增加电路的功耗和面积成本。其次，由于半时钟周期延迟电路(HCDL)的输入端信号a到输出端信号b之间存在1.5个输入时钟周期的延迟，其决定了该数字时钟倍频电路***的启动工作时间，由输入时钟信号FIN的第一个沿到输出时钟信号FOUT的第一个沿的延迟为1.5个输入时钟周期，如图4所示，输出时钟信号FOUT需要等待1.5个输入时钟周期后才能正常输出，这对于需要高速响应的应用场景是不可接受的。
实用新型内容
基于此，为解决现有技术中的技术问题，本实用新型特提出了一种数字时钟倍频电路***：
所述数字时钟倍频电路***包括占空比数字校准电路模块、或门电路模块；所述占空比数字校准电路模块包括脉冲发生器、半时钟周期延迟电路；所述脉冲发生器的输出端连接至所述半时钟周期延迟电路的输入端及所述或门电路模块的第一输入端；所述半时钟周期延迟电路的输出端连接至所述或门电路模块的第二输入端；
所述脉冲发生器接收任意占空比的数字时钟信号作为输入时钟信号，所述脉冲发生器将输入时钟信号转化生成窄脉冲信号并输出；
所述半时钟周期延迟电路接收所述脉冲发生器生成的所述窄脉冲信号，所述半时钟周期延迟电路将所述窄脉冲信号延迟1.5个输入时钟周期后生成延迟窄脉冲信号并输出；
所述或门电路模块接收所述脉冲发生器生成的所述窄脉冲信号及所述半时钟周期延迟电路生成的延迟窄脉冲信号，由所述或门电路模块对所述窄脉冲信号及所述延迟窄脉冲信号进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号并输出。
在一种实施例中，所述窄脉冲信号和所述延迟窄脉冲信号的频率相同、相位差为3π。
在一种实施例中，所述数字时钟倍频电路***包括一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。
在一种实施例中，当所述数字时钟倍频电路***包括一个级联的拓展倍频单元时，所述或门电路模块输出的二倍频时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出四倍频时钟信号。
在一种实施例中，当所述数字时钟倍频电路***包括多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至当前级的拓展倍频单元，其中一路输入至当前级拓展倍频单元的半时钟周期延迟电路，另一路输入至当前级拓展倍频单元的或门电路模块的第一输入端，当前级拓展倍频单元的半时钟周期延迟电路的输出信号输入至当前级拓展倍频单元的或门电路模块的第二输入端；当前级拓展倍频单元的或门电路模块输出倍频时钟信号。
此外，为解决现有技术中的技术问题，特提出了一种数字时钟倍频信号生成方法，包括：
步骤一，任意占空比的数字时钟信号作为输入时钟信号输入至脉冲发生器，所述脉冲发生器将输入时钟信号转化生成窄脉冲信号并输出；
步骤二，所述脉冲发生器生成的所述窄脉冲信号输入至半时钟周期延迟电路，所述半时钟周期延迟电路将输入的所述窄脉冲信号延迟1.5个输入时钟周期后生成延迟窄脉冲信号并输出；
步骤三，所述脉冲发生器生成的所述窄脉冲信号及所述半时钟周期延迟电路生成的延迟窄脉冲信号输入至或门电路模块，由所述或门电路模块对所述所述窄脉冲信号及所述延迟窄脉冲信号进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号并输出。
在一种实施例中，所述窄脉冲信号和所述延迟窄脉冲信号的频率相同、相位差为3π。
在一种实施例中，所述或门电路模块的输出连接至一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。
在一种实施例中，当所述数字时钟倍频电路***包括一个级联的拓展倍频单元时，所述或门电路模块输出的二倍频时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出四倍频时钟信号。
在一种实施例中，当所述数字时钟倍频电路***包括多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至当前级的拓展倍频单元，其中一路输入至当前级拓展倍频单元的半时钟周期延迟电路，另一路输入至当前级拓展倍频单元的或门电路模块的第一输入端，当前级拓展倍频单元的半时钟周期延迟电路的输出信号输入至当前级拓展倍频单元的或门电路模块的第二输入端；当前级拓展倍频单元的或门电路模块输出倍频时钟信号。
实施本实用新型实施例，将具有如下有益效果：
在本实用新型的技术方案中，数字时钟倍频电路***的时钟路径中的触发复位锁存器(SR-LATCH)、延迟链(Delay-line)和异或门(XOR)仅用一个或门(OR)代替，大大简化了电路结构，缩短了时钟路径。
本实用新型提出的基于50％占空比校准的数字时钟倍频电路***通过简化电路结构、缩短时钟路径，有效地降低了输出时钟的抖动，节省了电路功耗和面积，同时输入时钟信号到输出时钟信号之间的响应时间减少33％，可以支持高速响应场景。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
其中：
图1为现有技术中基于异或门和延迟链实现的数字时钟倍频电路***示意图；
图2为现有技术中数字时钟倍频电路***出现时钟沿抖动问题的示意图；
图3为现有技术中加入50％占空比数字校准电路模块的数字时钟倍频电路***示意图；
图4为现有技术中加入了50％占空比数字校准电路模块的数字时钟倍频电路***的时序图；
图5为现有技术中触发复位锁存器的电路示意图；
图6为现有技术中异或门的电路示意图；
图7为现有技术中延迟链的电路示意图；
图8为本实用新型的数字时钟倍频电路***示意图；
图9为本实用新型的数字时钟倍频信号的时序图；
图10为本实用新型的数字时钟倍频电路***的多倍频扩展示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型提出一种数字时钟倍频信号生成方法，包括如下步骤：
步骤一，任意占空比(x％T)的数字时钟信号FIN作为输入时钟信号输入至脉冲发生器(PG)，所述脉冲发生器(PG)将输入时钟信号转化生成窄脉冲信号a并输出；
步骤二，所述脉冲发生器(PG)转化生成的所述窄脉冲信号a输入至半时钟周期延迟电路(HCDL)，所述半时钟周期延迟电路(HCDL)将输入的所述窄脉冲信号a延迟1.5个输入时钟周期(1.5T)后生成延迟窄脉冲信号b并输出；
其中，所述窄脉冲信号a和所述延迟窄脉冲信号b的频率相同、相位差为3π；
步骤三，所述脉冲发生器(PG)生成的所述窄脉冲信号a及所述半时钟周期延迟电路(HCDL)生成的延迟窄脉冲信号b同时输入至或门(OR)电路模块，由所述或门(OR)电路模块对所述所述窄脉冲信号a及所述延迟窄脉冲信号b进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号FOUT并输出；如图9所示为上述数字时钟倍频信号生成方法的时序图。
进一步可以拓展获取多倍频时钟信号。所述或门(OR)电路模块的输出连接至一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。
当所述或门(OR)电路模块的输出连接至一个拓展倍频单元，所述或门(OR)电路模块输出的二倍频时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出四倍频时钟信号。
进一步拓展获取多倍频时钟信号，当所述或门电路模块的输出连接至多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至当前级拓展倍频单元，其中一路输入至当前级拓展倍频单元的半时钟周期延迟电路，另一路输入至当前级拓展倍频单元的或门电路模块的第一输入端，当前级拓展倍频单元的半时钟周期延迟电路的输出信号输入至当前级拓展倍频单元的或门电路模块的第二输入端；当前级拓展倍频单元的或门电路模块输出倍频时钟信号。
参见图8所示，本实用新型还提出了一种数字时钟倍频电路***，所述数字时钟倍频电路***包括占空比数字校准电路模块、或门(OR)电路模块；所述占空比数字校准电路模块包括脉冲发生器(PG)、半时钟周期延迟电路(HCDL)；所述脉冲发生器(PG)的输出端连接至所述半时钟周期延迟电路(HCDL)的输入端及所述或门(OR)电路模块的第一输入端；所述半时钟周期延迟电路(HCDL)的输出端连接至所述或门(OR)电路模块的第二输入端；
所述脉冲发生器(PG)接收任意占空比(x％T)的数字时钟信号FIN作为输入时钟信号，所述脉冲发生器(PG)将输入时钟信号转化生成窄脉冲信号并输出；
所述半时钟周期延迟电路(HCDL)接收所述脉冲发生器(PG)生成的所述窄脉冲信号a，所述半时钟周期延迟电路(HCDL)将所述窄脉冲信号a延迟1.5个输入时钟周期(1.5T)后生成延迟窄脉冲信号b并输出；
其中，所述窄脉冲信号a和所述延迟窄脉冲信号b的频率相同、相位差为3π；
所述或门(OR)电路模块接收所述脉冲发生器(PG)生成的所述窄脉冲信号a及所述半时钟周期延迟电路(HCDL)生成的延迟窄脉冲信号b，由所述或门(OR)电路模块对所述窄脉冲信号a及所述延迟窄脉冲信号b进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号FOUT并输出。其中，所述或门(OR)电路模块可以根据***应用需求采用各种方式设计实现，如图8所示由或非门及非门连接组成所述或门(OR)电路模块。
虽然半时钟周期延迟电路(HCDL)的输入信号和输出信号之间依然存在1.5个输入时钟周期(1.5T)的固有延迟，但由于或门(OR)电路模块直接将输入信号和输出信号通过逻辑或运算合成为二倍频时钟信号FOUT，从输入的窄脉冲信号a的第二个沿开始，作为输出时钟信号的二倍频时钟信号FOUT就已经稳定，所以输入时钟信号FIN到输出时钟信号FOUT之间的延迟仅为1个输入时钟周期(T)。
所述数字时钟倍频电路***还包括一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。
当所述数字时钟倍频电路***包括一个级联的拓展倍频单元时，所述或门(OR)电路模块输出的二倍频时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出四倍频时钟信号。
当所述数字时钟倍频电路***包括多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至当前级拓展倍频单元，其中一路输入至当前级拓展倍频单元的半时钟周期延迟电路，另一路输入至当前级拓展倍频单元的或门电路模块的第一输入端，当前级拓展倍频单元的半时钟周期延迟电路的输出信号输入至当前级拓展倍频单元的或门电路模块的第二输入端；当前级拓展倍频单元的或门电路模块输出倍频时钟信号。
本实用新型的技术方案可以进行拓展从而得到多倍频时钟信号，如图10所示。由于输出的二倍频时钟信号2*FIN本身为窄脉冲时钟信号，后级不需要脉冲发生器(PG)就可以直接继续拓展倍频数。将输出的的二倍频时钟信号继续输入至半时钟周期延迟电路(HCDL)和或门(OR)电路模块，从而将时钟信号再翻倍得到四倍频时钟信号4*FIN；将输出的的四倍频时钟信号继续输入至半时钟周期延迟电路(HCDL)和或门(OR)电路模块，从而将时钟信号继续翻倍得到八倍频时钟信号8*FIN，依此类推直到工作频率达到工艺上限。在图10中，从二倍频时钟信号2*FIN倍频至四倍频时钟信号4*FIN的半时钟周期延迟电路(HCDL2)的延迟量为1.5个2*FIN的周期；若拓展至八倍频电路，则为1.5个4*FIN周期，后续依次类推。
实施本实用新型实施例，将具有如下有益效果：
在本实用新型的技术方案中，去除了现有技术中数字时钟倍频电路中所包含的触发复位锁存器(SR-LATCH)、延迟链(Delay-Line)和异或门(XOR)电路模块，而对半时钟周期延迟电路(HCDL)的输入输出信号直接做或(OR)运算来得到二倍频时钟信号。与现有技术的方案相比，本实用新型的技术方案大大简化了电路结构，并缩短了时钟路径，在节省面积和功耗的同时提升了输出时钟相噪性能，而且从输入到输出的时序延迟仅为1个输入时钟周期，更适用于高速响应***。
以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不会使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (6)

1.一种数字时钟倍频电路***，其特征在于，
所述数字时钟倍频电路***包括占空比数字校准电路模块、或门电路模块；所述占空比数字校准电路模块包括脉冲发生器、半时钟周期延迟电路；所述脉冲发生器的输出端连接至所述半时钟周期延迟电路的输入端及所述或门电路模块的第一输入端；所述半时钟周期延迟电路的输出端连接至所述或门电路模块的第二输入端；
所述脉冲发生器接收任意占空比的数字时钟信号作为输入时钟信号，所述脉冲发生器将输入时钟信号转化生成窄脉冲信号并输出；
所述半时钟周期延迟电路接收所述脉冲发生器生成的所述窄脉冲信号，所述半时钟周期延迟电路将所述窄脉冲信号延迟1.5个输入时钟周期后生成延迟窄脉冲信号并输出；
所述或门电路模块接收所述脉冲发生器生成的所述窄脉冲信号及所述半时钟周期延迟电路生成的延迟窄脉冲信号，由所述或门电路模块对所述窄脉冲信号及所述延迟窄脉冲信号进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号并输出。
2.根据权利要求1所述的数字时钟倍频电路***，其特征在于，
所述窄脉冲信号和所述延迟窄脉冲信号的频率相同、相位差为3π。
3.根据权利要求1或2所述的数字时钟倍频电路***，其特征在于，
所述数字时钟倍频电路***包括一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。
4.根据权利要求3所述的数字时钟倍频电路***，其特征在于，
当所述数字时钟倍频电路***包括一个级联的拓展倍频单元时，所述或门电路模块输出的二倍频时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出四倍频时钟信号。
5.根据权利要求3所述的数字时钟倍频电路***，其特征在于，
当所述数字时钟倍频电路***包括多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出倍频时钟信号。
6.根据权利要求4所述的数字时钟倍频电路***，其特征在于，
当所述数字时钟倍频电路***包括多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出倍频时钟信号。
CN201920882983.4U 2019-06-13 2019-06-13 数字时钟倍频电路*** Active CN210157160U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201920882983.4U CN210157160U (zh) 2019-06-13 2019-06-13 数字时钟倍频电路***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201920882983.4U CN210157160U (zh) 2019-06-13 2019-06-13 数字时钟倍频电路***

Publications (1)

Publication Number Publication Date
CN210157160U true CN210157160U (zh) 2020-03-17

Family

ID=69762645

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201920882983.4U Active CN210157160U (zh) 2019-06-13 2019-06-13 数字时钟倍频电路***

Country Status (1)

Country Link
CN (1) CN210157160U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110166028A (zh) * 2019-06-13 2019-08-23 珠海微度芯创科技有限责任公司 数字时钟倍频电路***、数字时钟倍频信号生成方法
CN112445121A (zh) * 2021-02-01 2021-03-05 南京邮电大学 一种时间寄存器及用于时间-数字转换器的时域运算电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110166028A (zh) * 2019-06-13 2019-08-23 珠海微度芯创科技有限责任公司 数字时钟倍频电路***、数字时钟倍频信号生成方法
CN112445121A (zh) * 2021-02-01 2021-03-05 南京邮电大学 一种时间寄存器及用于时间-数字转换器的时域运算电路
CN112445121B (zh) * 2021-02-01 2021-04-16 南京邮电大学 一种时间寄存器及用于时间-数字转换器的时域运算电路

Similar Documents

Publication Publication Date Title
JP3098027B2 (ja) 位相ロック回路及び該位相ロック回路より成る周波数逓倍器
US6710726B2 (en) Serializer-deserializer circuit having increased margins for setup and hold time
US7148731B2 (en) Duty cycle correction
US5929714A (en) PLL timing generator
US6882196B2 (en) Duty cycle corrector
CN107222189B (zh) 一种数字脉冲宽度调制器
JPH1065521A (ja) 多相クロック発生回路
JP2007006121A (ja) クロック発生回路及びクロック発生方法
JP2001117666A (ja) 非整数周波数分割装置
US6570425B2 (en) Phase difference signal generator and multi-phase clock signal generator having phase interpolator
US5230013A (en) PLL-based precision phase shifting at CMOS levels
CN210157160U (zh) 数字时钟倍频电路***
US7071750B2 (en) Method for multiple-phase splitting by phase interpolation and circuit the same
JP2008219866A (ja) 半導体メモリ装置及びその駆動方法
JPH09266444A (ja) 組合せロジックを利用した電圧制御発振器を有するフェーズロックループ
CN101217277B (zh) 非整数除频器以及可产生非整数时脉信号的锁相回路
CN110166028A (zh) 数字时钟倍频电路***、数字时钟倍频信号生成方法
US7061293B2 (en) Spread spectrum clock generating circuit
JP2007053685A (ja) 半導体集積回路装置
US7519087B2 (en) Frequency multiply circuit using SMD, with arbitrary multiplication factor
US20030063699A1 (en) Generating non-integer clock division
US20050271178A1 (en) Phase adjusting circuit for minimized irregularities at phase steps
US10560053B2 (en) Digital fractional frequency divider
JP4573007B2 (ja) Ｄｌｌ回路、及び、ｄｌｌ制御方法
KR100418017B1 (ko) 데이터 및 클럭 복원회로

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant