CN207440667U - 一种复杂异构数字***中的时钟电路 - Google Patents
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Abstract
本实用新型公开一种复杂异构数字***中的时钟电路。本实用新型的晶振模块的输出端连接所述时钟综合模块的输入端；时钟综合模块的输出端连接所述时钟分配模块的时钟输入接口，和DSP模块的CORECLK、DDRCLK、PCIECLK接口，和FPGA模块的DDR3 CLK参考时钟接口、PCIE时钟接口，和PHY模块的时钟输入接口；时钟分配模块的输出端连接所述DSP模块的MCMCLK、SRIOSGMIICLK时钟接口，和FPGA模块的SRIO时钟接口、10GBASE‑R时钟接口。本实用新型只采用一个时钟综合芯片和一个时钟分配芯片即可完成对所有时钟的配置，电路结构简单，且所有的时钟信号均保持同源和同步，增加了***设计的稳定性。
Description
技术领域
本实用新型涉及时钟电路技术领域，具体的说是一种复杂异构数字***中的时钟电路。
背景技术
TI公司TMS320C66x系列DSP芯片具备多达8核的浮点运算能力、丰富的高速串行接口和高速存储接口，适用于复杂串行数字信号运算领域。而XILINX公司UltraScale FPGA具备超大容量的可编程逻辑资源、多个高速串行接口、高速存储接口和数字信号处理单元，适用于大规模的并行数字信号处理和高速互联领域。
由TMS320C66x DSP和UltraScale FPGA构成的异构复杂数字***在高速数字信号处理领域得到了广泛应用。丰富的高速存储和串行接口导致这种异构数字***正常工作时需要多种电平、多种频率的时钟输入，这会导致时钟电路的设计变得异常复杂，增加了数字***的设计难度。
实用新型内容
针对现有技术中存在的上述不足之处，本实用新型要解决的技术问题是提供一种复杂异构数字***中的时钟电路。
本实用新型为实现上述目的所采用的技术方案是：一种复杂异构数字***中的时钟电路，包括晶振模块、时钟综合模块、时钟分配模块、DSP模块、FPGA模块和PHY模块；所述晶振模块的输出端连接所述时钟综合模块的输入端；所述时钟综合模块的输出端连接所述时钟分配模块的时钟输入接口，和DSP模块的CORECLK、DDRCLK、PCIECLK接口，和FPGA模块的DDR3CLK参考时钟接口、PCIE时钟接口，和PHY模块的时钟输入接口；所述时钟分配模块的输出端连接所述DSP模块的MCMCLK、SRIOSGMIICLK时钟接口，和FPGA模块的SRIO时钟接口、10GBASE-R时钟接口。
所述晶振模块型号为SJK-6NC2-25-50，输出频率25MHz，稳定度50PPM。
所述时钟综合模块型号为CDCM6208。
所述时钟分配模块型号为LMK00301
所述DSP模块型号为TMS320C6678。
所述FPGA模块型号为XCKU085。
所述PHY模块型号为88E1111，PHY模块具备25MHz时钟接口。
本实用新型具有以下优点及有益效果：
1、本实用新型在只采用一个时钟综合芯片和一个时钟分配芯片的情况下，能够完成对TMS320C66x DSP和UltraScale FPGA所有时钟接口的配置。
2、本实用新型电路结构简单，降低了***设计的复杂度。
3、本实用新型所有的时钟信号均保持同源和同步，增加了***设计的稳定性。
附图说明
图1为本实用新型的整体结构原理图；
图2为本实用新型的晶振模块原理图；
图3为本实用新型的时钟综合模块原理图；
图4为本实用新型的时钟分配模块-输入接口原理图；
图5为本实用新型的时钟分配模块-配置接口原理图；
图6为本实用新型的时钟分配模块-输出接口原理图；
图7为本实用新型的FPGA模块原理图；
图8为本实用新型的DSP模块原理图；
图9为本实用新型的PHY模块原理图。
具体实施方式
下面结合附图及实施例对本实用新型做进一步的详细说明。
如图1所示，一种复杂异构数字***中的时钟电路，包括包括晶振模块模块(负责为时钟综合模块提供时钟参考输出)、时钟综合模块(负责为时钟分配模块、FPGA模块、DSP模块和PHY模块提供时钟输入)、时钟分配模块(负责为DSP和FPGA的高速串行接口提供参考时钟输入)、FPGA模块、DSP模块和PHY模块。本实用新型的电路原理如下：晶振模块为时钟综合模块提供25MHz的参考时钟输入，时钟综合模块将内部VCO锁定到2500MHz，通过两路预分频器将时钟分频到625MHz和500MHz，然后8路输出端口经过分频后得到所需的时钟信号。时钟综合模块输出的156.25MHz频率信号输入到时钟分配模块，时钟分配模块分配产生10路156.25MHz信号，输出到DSP和FPGA的高速串行接口时钟接口。
图2为本实用新型的晶振模块原理图。晶振模块为时钟综合模块芯片CDCM6208提供参考时钟输入，采用温漂特性好稳定性高的有源晶振SJK-6NC2-25-50，输出电平为3.3VLVCMOS，源端串联22欧姆电阻用于串联匹配端接。
图3为本实用新型的时钟综合模块原理图。时钟综合模块型号为CDCM6208，其时钟输入为25MHz LVCMOS，芯片内部通过锁相环电路将片内VCO锁定在2500MHz。时钟分配芯片内部具有两个预分频器PS-A和PS-B连接VCO，将PS-A分频系数配置成4，输出频率为625MHz，将PS-B分频系数配置成5，输出频率为500MHz。输出接口0-3具有整数分频能力，输出接口4-7具有小数分频能力，时钟综合模块具有8个差分输出接口，将各个输出接口配置成下表：
| 通道 | 所属预分频器 | 频率，类型 | 连接关系 |
| 0 | PS-A | 125MHz，LVDS | DSP PCIECLK，交流耦合 |
| 1 | PS-A | 125MHz，LVDS | FPGA PCIE REFCLK，交流耦合 |
| 2 | PS-B | 100MHz，LVDS | FPGA DDR3REFCLK，交流耦合 |
| 3 | PS-B | 100MHz，LVDS | FPGA DDR3REFCLK，交流耦合 |
| 4 | PS-A | 25MHz，LVCMOS | PHY CLK，直流耦合 |
| 5 | PS-A | 156.25MHz，LVDS | 时钟分配芯片输入，交流耦合 |
| 6 | PS-B | 100MHz，LVDS | DSP CORECLK，交流耦合 |
| 7 | PS-B | 66.67MHz，LVDS | DSP DDRCLK，交流耦合 |
图4为本实用新型的时钟分配模块-输入接口原理图。时钟分配模块芯片型号为LMK00301，其时钟输入与时钟综合模块的连接采取交流耦合方式，外部差分100欧姆端接，外部通过分压电阻提供偏置电压的方式进行端接。
图5为本实用新型的时钟分配模块-配置接口原理图。时钟分配模块具有2个通用差分输入接口，电路上选择第1个差分输入，第2个悬空处理。LMK00301具有多达10个差分输出接口，每个时钟输出接口配置成适用于高速率的LVPECL电平。
图6为本实用新型的时钟分配模块-输出接口原理图。时钟分配模块的输出电平为LVPECL，DSP模块和FPGA模块的时钟输入接口要求进行交流耦合。因此每个时钟输出接口在源端通过160欧姆接地为LVPECL驱动器提供工作回路，进行源端端接。
图7为本实用新型的FPGA模块原理图。FPGA型号采用XCKU085，该芯片配置2个DDR3高速接口，因此需要两个100MHz参考时钟输入，该芯片同时配置8个GTH接口，因此需要八个156.25MHz的参考时钟输入。DDR3的100MHz参考时钟输入端接方式采用交流耦合方式，外部偏置电阻提供共模电压，差分100欧姆阻抗匹配。GTH的参考输入采用交流耦合方式，芯片内部提供共模电压和匹配电阻。
图8为本实用新型的DSP模块原理图。DSP型号为TMS320C6678，CORECLKP/N、DDRCLKP/N、PCIECLKP/N由时钟综合模块提供，交流耦合，耦合电容靠近芯片管脚放置。SRIOSGMIICLKP/N、MCMCLKP/N由时钟分配模块提供，交流耦合，耦合电容靠近芯片管脚放置。
图9为本实用新型的PHY模块原理图。PHY模块芯片型号采用88E1111，通过将SEL_FREQ配置成高电平选择25MHz频率的时钟输入。XTAL1和XTAL2为PHY模块的时钟输入接口，可以配置成晶振输入，或者配置成CMOS电平时钟输入，设计中将时钟综合模块输出的3.3VLVCMOS信号连接到XTAL1，XTAL2采用悬空处理。
通过采用本实用新型，***设计时只采用一个时钟综合芯片和一个时钟分配芯片即可完成对所有时钟的配置，电路结构简单，降低了***设计的复杂度。同时本实用新型所有的时钟信号均保持同源和同步，增加了***设计的稳定性。
Claims (7)
1.一种复杂异构数字***中的时钟电路，其特征在于，包括晶振模块、时钟综合模块、时钟分配模块、DSP模块、FPGA模块和PHY模块；所述晶振模块的输出端连接所述时钟综合模块的输入端；所述时钟综合模块的输出端连接所述时钟分配模块的时钟输入接口，和DSP模块的CORECLK、DDRCLK、PCIECLK接口，和FPGA模块的DDR3CLK参考时钟接口、PCIE时钟接口，和PHY模块的时钟输入接口；所述时钟分配模块的输出端连接所述DSP模块的MCMCLK、SRIOSGMIICLK时钟接口，和FPGA模块的SRIO时钟接口、10GBASE-R时钟接口。
2.根据权利要求1所述的一种复杂异构数字***中的时钟电路，其特征在于，所述晶振模块型号为SJK-6NC2-25-50，输出频率25MHz，稳定度50PPM。
3.根据权利要求1所述的一种复杂异构数字***中的时钟电路，其特征在于，所述时钟综合模块型号为CDCM6208。
4.根据权利要求1所述的一种复杂异构数字***中的时钟电路，其特征在于，所述时钟分配模块型号为LMK00301。
5.根据权利要求1所述的一种复杂异构数字***中的时钟电路，其特征在于，所述DSP模块型号为TMS320C6678。
6.根据权利要求1所述的一种复杂异构数字***中的时钟电路，其特征在于，所述FPGA模块型号为XCKU085。
7.根据权利要求1所述的一种复杂异构数字***中的时钟电路，其特征在于，所述PHY模块型号为88E1111，PHY模块具备25MHz时钟接口。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201721497725.1U CN207440667U (zh) | 2017-11-11 | 2017-11-11 | 一种复杂异构数字***中的时钟电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111831055A (zh) * | 2020-07-17 | 2020-10-27 | 南京典格通信科技有限公司 | Fpga中基于多采样率的jesd接口共包设计方法 |
| CN113051208A (zh) * | 2020-12-29 | 2021-06-29 | 深圳微步信息股份有限公司 | 一种时钟控制电路及终端设备 |
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| CN111831055A (zh) * | 2020-07-17 | 2020-10-27 | 南京典格通信科技有限公司 | Fpga中基于多采样率的jesd接口共包设计方法 |
| CN111831055B (zh) * | 2020-07-17 | 2023-01-17 | 南京典格通信科技有限公司 | Fpga中基于多采样率的jesd接口共包设计方法 |
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