CN206991304U - 一种微处理器 - Google Patents
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Abstract
本实用新型公开了一种微处理器，所述微处理器包括：主控制器、微处理器核、指令存储器、状态寄存器、协议接口电路、脉冲产生电路、接收FIFO模块、发送FIFO模块、***状态配置寄存器；其中，所述主控制器分别与所述指令存储器、所述微处理器核、所述***状态配置寄存器、所述接收FIFO模块、所述发送FIFO模块相连接；所述微处理器核分别与所述指令存储器、所述状态寄存器、所述接收FIFO模块、所述发送FIFO模块相连接。实施本实用新型，可以通过执行不同的协议处理程序，动态改变适用的协议种类，处理不同的协议。
Description
技术领域
本实用新型涉及单片机技术领域，尤其涉及一种微处理器。
背景技术
计算机***中具有各种通讯协议，用于在不同设备间进行通信。通讯协议往往需要特定的接口电路处理；处理后的信息存放在某块存储区，或者将某块存储区内的信息按照协议处理后，发送到对端设备。例如两线式串行总线（Inter－Integrated Circuit，I2C）、串行外设接口（Serial Peripheral Interface，SPI）、通用异步收发传输器（Universal Asynchronous Receiver/Transmitter，UART）、外设部件互连标准接口（Peripheral Component Interconnect，PCI）等都需要相应的接口电路负责处理协议。
现有技术中存在一种利用微处理器实现串行通讯协议的方法及装置，该技术使用一组小型的通用处理器、可以编程的外部存储设备，以及和外部交互的缓冲器（PAD）管脚，来实现集成电路总线（Inter-Integrated Circuit，IIC）、UART以及SPI等低速串行通信协议。该技术的应用仅局限于某几种协议，当需要处理某种特定协议时，该技术无法实现。
另有一种协议处理***，使用微控制单元（MicroControllerUnit，MCU）或者数字信号处理器（Digital Signal Processing，DSP）作为处理器，该技术中协议处理代码保存在只读存储器中，不能动态改变存储器内容，无法改变适用的协议种类。
另有一种通讯协议处理器，用于监控主机与采用多种协议的监控外设之间的通讯，同样无法处理不同的协议。
实用新型内容
本实用新型的目的在于克服现有技术的不足，本实用新型提供了一种微处理器，可以通过执行不同的协议处理程序，动态改变适用的协议种类，处理不同的协议；极大地提升***的灵活性，降低***开发时间和开发成本。
为了解决上述问题，本实用新型提出了一种微处理器，所述微处理器包括：主控制器、微处理器核、指令存储器、状态寄存器、协议接口电路、脉冲产生电路、接收FIFO模块、发送FIFO模块、***状态配置寄存器；其中，所述主控制器分别与所述指令存储器、所述微处理器核、所述***状态配置寄存器、所述接收FIFO模块、所述发送FIFO模块相连接；所述微处理器核分别与所述指令存储器、所述状态寄存器、所述接收FIFO模块、所述发送FIFO模块相连接。
优选地，所述微处理器还包括主控制器接口。
优选地，所述主控制器通过所述主控制器接口分别与所述指令存储器、所述微处理器核、所述***状态配置寄存器、所述接收FIFO模块、所述发送FIFO模块相连接。
优选地，所述脉冲产生电路通过所述***状态配置寄存器与所述主控制器接口相连接。
优选地，所述脉冲产生电路另一端分别与所述状态寄存器、所述协议接口电路相连接。
优选地，所述指令存储器分别与所述主控制器接口、所述微处理器核相连接。
优选地，所述协议接口电路分别与所述脉冲产生电路、所述状态寄存器相连接。
优选地，所述接收FIFO模块分别与所述主控制器接口、所述微处理器核相连接。
优选地，所述发送FIFO模块分别与所述主控制器接口、所述微处理器核相连接。
优选地，所述微处理器核为2级流水线处理器核。
实施本实用新型实施例，可以通过执行不同的协议处理程序，动态改变适用的协议种类，处理不同的协议；极大地提升***的灵活性，降低***开发时间和开发成本。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本实用新型实施例的微处理器的结构组成示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
图1是本实用新型实施例的微处理器的结构组成示意图，如图1所示，该微处理器包括：主控制器1、微处理器核2、指令存储器3、状态寄存器4、协议接口电路5、脉冲产生电路6、接收FIFO模块7、发送FIFO模块8、***状态配置寄存器10；其中，主控制器1分别与指令存储器3、微处理器核2、***状态配置寄存器10、接收FIFO模块7、发送FIFO模块8相连接；微处理器核2分别与指令存储器3、状态寄存器4、接收FIFO模块7、发送FIFO模块8相连接。
所述主控制器1及微处理器核2可以为ARM Cortex-M0或ARM Cortex-M4，指令存储器3可以为SN62512，状态寄存器4及***状态配置寄存器10可以为FX2N-1PG-E，协议接口电路5可以为RS422接口芯片、脉冲产生电路6可以为VT66-02集成电路、接收FIFO模块7及发送FIFO模块8可以为UTRSTAT，但均不以此为限制。
如图1所示，微处理器还包括主控制器接口9。
进一步地，主控制器1通过主控制器接口9分别与指令存储器3、微处理器核2、***状态配置寄存器10、接收FIFO模块7、发送FIFO模块8相连接。
脉冲产生电路6通过***状态配置寄存器10与主控制器接口9相连接。脉冲产生电路6另一端分别与状态寄存器4、协议接口电路5相连接。
指令存储器3分别与主控制器接口9、微处理器核2相连接。
协议接口电路5分别与脉冲产生电路6、状态寄存器4相连接。
接收FIFO模块7分别与主控制器接口9、微处理器核2相连接。
发送FIFO模块8分别与主控制器接口9、微处理器核2相连接。
其中，主控制器1用于读写发送FIFO数据、接收FIFO数据、指令存储器、状态寄存器、***状态配置寄存器；
微处理器核2用于从指令存储器3某一特定位置开始执行，从发送FIFO模块8读取FIFO数据，将所接收的数据存储于接收FIFO模块7，发送中断消息或者状态消息给主控制器1，改变协议信号状态，更改***状态配置寄存器10的相关位；
指令存储器3用于存储微处理器核2所要执行的指令，当微处理器核2启动后，从零地址开始执行指令；
状态寄存器4用于存储发送FIFO数据、接收FIFO数据的各种状态，以及协议信号的输入输出状态；
协议接口电路5用于根据协议要求进行相应操作，将状态寄存器4发出的信号电平序列转换为符合协议要求的信号电平序列；
脉冲产生电路6用于根据所配置的周期、脉冲宽度、信号极性持续产生脉冲；
接收FIFO模块7用于微处理器核2处理从对端接收的协议信号后，存储相应的FIFO数据并发送通知信号给主控制器1获取FIFO数据；
发送FIFO模块8用于存储待发送的数据；由主控制器或者其他***电路写入，微处理器核根据FIFO数据内容，设置协议信号。
具体地，微处理器核1通过主控制器接口9发送中断消息或者状态消息给主控制器1。
在本实用新型实施例中，主控制器1是指在SoC或者MCU***中的主处理器核，或者当本实用新型的微处理器作为***电路工作时所连接的主机。主控制器1还用于将协议处理程序通过主控制器接口写入指令存储器3，并配置状态寄存器4的相关位，将待发送的数据写入发送FIFO模块8。
具体实施中，微处理器核2进一步包括：取指令单元、执行单元、通用寄存器单元、运算单元，本实用新型实施例中以2级流水线处理器核为例，但不仅限于2级流水线处理器核。
进一步地，协议接口电路5还用于根据协议要求进行电平变化、极性变化、信号保持等操作。
当需要更新指令存储器内容时，主控制器1通过主控制器接口9或者状态寄存器4停止微处理器核2的工作，并更新指令存储器3的内容。
脉冲产生电路6还用于根据所配置的周期、脉冲宽度、信号极性持续产生UART发送时钟、SPI时钟、PCI时钟或者长时间重复的协议信号。
实施本实用新型实施例，可以通过执行不同的协议处理程序，动态改变适用的协议种类，处理不同的协议；极大地提升***的灵活性，降低***开发时间和开发成本。
另外，以上对本实用新型实施例所提供的微处理器进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。
Claims (10)
1.一种微处理器，其特征在于，所述微处理器包括：主控制器、微处理器核、指令存储器、状态寄存器、协议接口电路、脉冲产生电路、接收FIFO模块、发送FIFO模块、***状态配置寄存器；其中，所述主控制器分别与所述指令存储器、所述微处理器核、所述***状态配置寄存器、所述接收FIFO模块、所述发送FIFO模块相连接；所述微处理器核分别与所述指令存储器、所述状态寄存器、所述接收FIFO模块、所述发送FIFO模块相连接。
2.如权利要求1所述的微处理器，其特征在于，所述微处理器还包括主控制器接口。
3.如权利要求2所述的微处理器，其特征在于，所述主控制器通过所述主控制器接口分别与所述指令存储器、所述微处理器核、所述***状态配置寄存器、所述接收FIFO模块、所述发送FIFO模块相连接。
4.如权利要求3所述的微处理器，其特征在于，所述脉冲产生电路通过所述***状态配置寄存器与所述主控制器接口相连接。
5.如权利要求4所述的微处理器，其特征在于，所述脉冲产生电路另一端分别与所述状态寄存器、所述协议接口电路相连接。
6.如权利要求2所述的微处理器，其特征在于，所述指令存储器分别与所述主控制器接口、所述微处理器核相连接。
7.如权利要求1所述的微处理器，其特征在于，所述协议接口电路分别与所述脉冲产生电路、所述状态寄存器相连接。
8.如权利要求2所述的微处理器，其特征在于，所述接收FIFO模块分别与所述主控制器接口、所述微处理器核相连接。
9.如权利要求2所述的微处理器，其特征在于，所述发送FIFO模块分别与所述主控制器接口、所述微处理器核相连接。
10.如权利要求1所述的微处理器，其特征在于，所述微处理器核为2级流水线处理器核。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720856039.2U CN206991304U (zh) | 2017-07-14 | 2017-07-14 | 一种微处理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201720856039.2U CN206991304U (zh) | 2017-07-14 | 2017-07-14 | 一种微处理器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN206991304U true CN206991304U (zh) | 2018-02-09 |
Family
ID=61403803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201720856039.2U Active CN206991304U (zh) | 2017-07-14 | 2017-07-14 | 一种微处理器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN206991304U (zh) |
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2017
- 2017-07-14 CN CN201720856039.2U patent/CN206991304U/zh active Active
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