CN107562674B - 一种嵌入处理器的总线协议异步逻辑电路实现装置 - Google Patents

Abstract

一种嵌入处理器的总线协议异步逻辑电路实现装置，用于将嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议；该装置包括由同一时钟控制的嵌入处理器、总线协议异步逻辑模块和AMBA模块；在嵌入处理器总线的数据位宽和AMBA模块的ahb_bus总线的数据位宽相互成倍数的情况下，不但可以处理跨时钟域的嵌入处理器和***总线间的数据交换，而且可以使用更多的位宽数据总线，在相同的时钟频率下同时传输更多的数据，提高了带宽性能。本发明解决了特定嵌入处理器统一存取外部设备的接口问题，即以较小的逻辑电路资源，实现通用存取的目的。

Description

一种嵌入处理器的总线协议异步逻辑电路实现装置

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特别地涉及一种应用于嵌入处理器的总线协议异步逻辑电路实现装置。

背景技术

自微处理器的问世以来，嵌入式***得到了飞速的发展，嵌入式处理器毫无疑问是嵌入式***的核心部分，嵌入式处理器直接关系到整个嵌入式***的性能。通常情况下嵌入式处理器(例如，微控制单元MicroController Unit；MCU)被认为是对嵌入式***中运算和控制核心器件总的称谓，是嵌入式***的核心，是控制、辅助***运行的硬件单元。

嵌入式处理器设计方案众多，架构各异，各有特色，但是从本质上看都是基于某个时钟同步工作，嵌入式处理器依次发起读入、等待、写出等一系列数据交互操作。

本领域技术人员清楚，总线最根本的作用是把各种接口协议统一转换，使得各个模块可以交互数据。总线性能体现为：数据位宽width、时钟延迟delay、工作频率freq、潜伏周期latency、理论最大带宽bandwidth、平均数据吞吐throughput、实测随机读写综合效率efficiency等参数。

一般总线上有以下四类基本操作：读入Read、写出Write、等待Stall、完成Done，分别简记为R/W/S/D。一般地，嵌入处理器的存取接口包括寻址、读入/写出、等待、响应等多个阶段。嵌入式处理器的接口协议是比较复杂的，可以包括指令和数据，一般包括读入和写出的不同方向。

请参阅图1，图1所示为现有技术中嵌入式处理器的单一写出时序示意图；如图所示，嵌入处理器为32位机，Read为读出请求信号，Write为写入请求信号，Addr[31:2]为存取地址，BE[3:0]为写字节有效，WData[31:0]为写入数据，Stall为暂停等待标示，Clk为同步时钟。

请参阅图2，图2所示为现有技术中嵌入式处理器的单一读入时序示意图。如图所示，嵌入处理器为32位机，Read为读出请求信号，Write为写入请求信号，Addr[31:2]为存取地址，BE[3:0]为写字节有效，WData[31:0]为写入数据，Stall为暂停等待标示，RData[31:0]为读出数据，RBE[3:0]为读字节有效，Clk为同步时钟。

从图1和图2可以看出，读出请求信号Read/写入请求信号Write操作是不可能同时发出的，即当图1中的读出请求信号Read操作为低电平，才可以进行单一写入请求信号Write操作；同理，当图2中的写入请求信号Write操作为低电平时，才可以进行单一读出请求信号Read操作。

一般地，嵌入式处理器为了提高性能，其工作频率可能较高，而总线上连接的设备较多，同步总线的工作时钟必须就低不就高，如果总线上连接的设备均工作在下限，它们的工作时钟频率不会很快，即存在不同时序之间性能的损耗，因此，嵌入式处理器存取接口的可移植性/兼容性至关重要。

为了解决这一矛盾，业界也考虑采用非对称异步电路实现协议转换，使嵌入处理器和与之相连的总线外设工作在不同频率的情况下实现最大带宽。然而，跨时钟域的异步电路设计方法比较复杂。

发明内容

本发明的目的在于提供一种应用于嵌入处理器总线协议转换桥接实现方法，其将特定嵌入处理器的存取时序逻辑，转换为嵌入式***的主流标准AMBA的ahb_bus总线存取协议，以实现基于嵌入处理器的数据存储处理的全部逻辑都是在同一时钟域完成，不必考虑跨时钟域的异步电路设计方法。

为实现上述目的，本发明的技术方案如下：

一种嵌入处理器的总线协议异步逻辑电路实现装置，用于将所述嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议；其中，所述嵌入处理器的数据位宽为N，且所述标准AMBA的ahb_bus总线的数据位宽M为N的整数倍，或所述嵌入处理器的数据位宽N为所述标准AMBA的ahb_bus总线的数据位宽M的整数倍，其中，N、M为2的幂次方；其特征在于，包括由嵌入处理器、总线协议异步逻辑模块和AMBA模块；时钟信号Clk连接所述嵌入处理器和所述总线协议异步逻辑模块的时钟输入端，所述总线时钟HCLK连接所述总线协议异步逻辑模块和所述AMBA模块的时钟输入端；其中，所述时钟信号Clk和总线时钟HCLK为异步时钟；

所述总线协议异步逻辑模块包括与所述嵌入处理器交互数据的第一接口单元、转换单元和与所述AMBA模块交互数据的第二接口单元；所述嵌入处理器输出读出请求信号Read、写入请求信号Write、存取地址Addr[N-1:2]、写字节有效BE[3:0]和写入数据WData[N-1:0]输出到所述第一接口单元，所述第一接口单元将暂停等待标示Stall、读出数据RData[N-1:0]和读字节有效RBE[3:0]输入到所述嵌入处理器；所述第二接口单元将控制信号HTRANS[1:0]、存取地址总线HADDR[M-1:0]、写入数据HWRITE和写入数据总线HWDATA[M-1:0]输入到所述AMBA模块；所述AMBA模块将所述总线状态标示HREADY和读出数据总线HRDATA[M-1:0]输入到所述第二接口单元；

所述转换单元执行如下操作：

所述嵌入处理器的输出地址总线Addr[N-1:2]扩展为所述AMBA模块的存取地址总线HADDR[M-1:0]，其中，所述存取地址总线HADDR[M-1:0]的低两位[1:0]对应所述嵌入处理器输出的BE[3:0]或者保持BE[3:0]的两位为0；

所述嵌入处理器输出的读出请求信号Read/写入请求信号Write等效为所述AMBA模块的写入数据HWRITE；

所述嵌入处理器输出的写出数据WData[N-1:0]等效于所述AMBA模块的写入数据总线HWDATA[M-1:0]；

所述嵌入处理器的输入暂停等待标示Stall来源于所述总线协议异步逻辑模块的输出，所述暂停等待标示Stall的逻辑依赖于所述AMBA模块的所述总线状态标示HREADY；

所述嵌入处理器的输入RData[N-1:0]来源于所述总线协议异步逻辑模块的输出，如果所述嵌入处理器的数据位宽N大于所述标准AMBA的ahb_bus总线的数据位宽M的Y倍，所述总线协议异步逻辑模块分Y次发送数据，每次输出的数值位宽等于所述AMBA模块的存取地址总线HRDATA[M-1:0]的数值位宽；其中，Y为大于等于1的正整数；

如果所述嵌入处理器的数据位宽N小于所述标准AMBA的ahb_bus总线的数据位宽M的X倍，所述总线协议异步逻辑模块的输出数值位宽等于所述AMBA模块的存取地址总线HRDATA[M-1:0]的X分之一的数值位宽；即所述AMBA模块的存取地址总线HRDATA[M-1:0]接收X次所述总线协议异步逻辑模块的输出数值；X为大于1的正整数；

所述嵌入处理器的输入读字节有效RBE[3:0]来源于所述总线协议异步逻辑模块的输出，其逻辑依赖于所述嵌入处理器的输出写字节有效BE[3:0]，且与读出数据RData[N-1:0]同时有效；

所述嵌入处理器的输入RBE[3:0]来源于所述总线协议异步逻辑模块的输出，所述总线协议异步逻辑模块的逻辑依赖于所述嵌入处理器的输出BE[3:0]，与RData[N-1:0]同时有效；

控制信号HTARNS对应于所述嵌入处理器的输出读出请求信号Read/写入请求信号Write和写字节有效BE[3:0]同时有效的情况。

优选地，所述N选自8、16、32、64和128中的一个数据；所述M选自8、16、32、64和128中的一个数据。

从上述技术方案可以看出，本发明嵌入处理器的总线协议异步逻辑电路实现装置所采用的技术方案，具有如下有益效果：

①、由于AMBA总线是嵌入式***的主流标准，本发明是把特定嵌入处理器的存取时序逻辑，转换为标准AMBA的ahb_bus总线存取协议；即该嵌入处理器与之相连的总线外设间可以实时进行数据交互，即嵌入式处理器可以在其本身所具有的高频状况下工作，提高了工作效率；

②、基于嵌入处理器的数据存储处理，本发明的全部逻辑都是在同一时钟域完成，不考虑跨时钟域的异步电路设计方法；

③、解决了特定嵌入处理器统一存取外部设备的接口，能够以较小的逻辑电路资源，实现通用存取的目的；

④、根据嵌入处理器的存取接口特点，分别实现地址address、数据data、控制control分别传送；

⑤、灵活使用组合电路和时序电路，减少等待；即使用同步队列，实现流水线操作，提高工作时钟频率，使用异步队列，减少等待，实现流水线操作，提高工作时钟频率，使用非对称队列，可以使嵌入处理器和外部总线空间工作在不同频率的情况下实现最大带宽。

附图说明

图1所示为现有技术中嵌入式处理器的单一写出的时序示意图

图2所示为现有技术中嵌入式处理器的单一读入的时序示意图

图3所示为通用AMBA的ahb_bus总线时序示意图

图4所示为本发明嵌入处理器的总线协议异步逻辑电路实现装置的电路框图

图5所示为本发明实施例中总线协议异步逻辑模块的第二接口单元输出给AMBA模块信号组合电路示意图

图6所示为本发明实施例中总线协议异步逻辑模块的第一接口单元输出给嵌入式处理器的信号组合电路示意图

具体实施方式

下面结合附图3-图6，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，嵌入处理器的应用场景千差万别，存取接口的可移植性/兼容性至关重要，而AMBA在嵌入式芯片***中几乎是事实标准，本发明旨在把各个不同的嵌入处理器存取接口转换为通用的AMBA接口，提供一种高效率的可移植性/兼容性实现方法。

请参阅图3，图3所示为通用AMBA的ahb_bus总线时序示意图；如图所示，与嵌入式处理器的单一读入/单一写出的时域使用情况不同，地址相Address phase和数据相Dataphase是在不同的时域进行的。其中，以数据宽度为32为例，HCLK为AMBA的ahb_bus的总线时钟信号，HADDR[63:0]为存取地址总线，Control为总线控制信号，总线控制信号Control包括HTRANS和写入请求信号HWRITE。HWDATA[63:0]为写入数据总线，HREADY为总线状态标示，HRDATA[63:0]为读出数据总线。

在本发明的嵌入处理器的总线协议异步逻辑电路实现装置，其主旨是将所述嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议，即把嵌入处理器的存储接口通过总线协议异步逻辑模块(bridge)转换为AMBA的ahb_bus总线存取协议。

在本发明的实施例中，该嵌入处理器的数据位宽通常可以选择为2的幂次方，假设嵌入处理器的数据位宽为N，那么，标准AMBA的ahb_bus总线的数据位宽M可以为N的整数倍，或者，也可以是嵌入处理器的数据位宽N为标准AMBA的ahb_bus总线的数据位宽M的整数倍，其中，N、M为2的幂次方。

在本发明的实施例中，N可以选自2的幂次方的一个数，较佳地，例如，N可以选自8、16、32、64和128中的一个数据。M也可以选自2的幂次方的一个数，较佳地，M可以选自8、16、32、64和128中的一个数据。也就是说，M可以大于、等于或小于N。

需要说明的是，在本发明的实施例中，如果嵌入处理器的数据位宽N大于标准AMBA的ahb_bus总线的数据位宽M的Y倍，那么，总线协议异步逻辑模块分Y次发送数据，每次输出的数值位宽等于AMBA模块的存取地址总线HRDATA[M-1:0]的数值位宽；其中，Y为大于等于1的正整数。

如果嵌入处理器的数据位宽N小于标准AMBA的ahb_bus总线的数据位宽M的X倍，总线协议异步逻辑模块的输出数值位宽等于AMBA模块的存取地址总线HRDATA[M-1:0]的X分之一的数值位宽；即AMBA模块的存取地址总线HRDATA[M-1:0]接收X次总线协议异步逻辑模块的输出数值；X为大于1的正整数。

为叙述方便起见，下面的实施例以嵌入处理器的数据位宽N为32，标准AMBA的ahb_bus总线位宽为64为例进行叙述，其它位宽的情况不再一一赘述。

请参阅图4，图4所示为本发明嵌入处理器的总线协议异步逻辑电路实现装置的电路框图。如图所示，该装置包括由嵌入处理器、总线协议异步逻辑模块和AMBA模块。时钟信号Clk连接嵌入处理器和总线协议异步逻辑模块的时钟输入端，总线时钟HCLK连接总线协议异步逻辑模块和AMBA模块的时钟输入端。其中，时钟信号Clk和总线时钟HCLK为异步时钟。

嵌入处理器包括嵌入处理器输出读出请求信号Read、写入请求信号Write、存取地址Addr[31:2]、写字节有效BE[3:0]和写入数据WData[31:0]等输出端，还包括暂停等待标示Stall、读出数据RData[63:0]和读字节有效RBE[7:0]等输入端。

AMBA模块包括控制信号HTRANS[1:0]、存取地址总线HADDR[63:0]、写入数据HWRITE和写入数据总线HWDATA[63:0]等输入端，还包括总线状态标示HREADY和读出数据总线HRDATA[63:0]等输出端。

总线协议异步逻辑模块包括与嵌入处理器交互数据的第一接口单元、转换单元和与AMBA模块交互数据的第二接口单元。

嵌入处理器输出读出请求信号Read、写入请求信号Write、存取地址Addr[31:2]、写字节有效BE[3:0]和写入数据WData[31:0]输出到第一接口单元，第一接口单元将暂停等待标示Stall、读出数据RData[63:0]和读字节有效RBE[7:0]输入到嵌入处理器。

第二接口单元将控制信号HTRANS[1:0]、存取地址总线HADDR[63:0]、写入数据HWRITE和写入数据总线HWDATA[63:0]输入到所述AMBA模块；AMBA模块将总线状态标示HREADY和读出数据总线HRDATA[63:0]输入到第二接口单元。

上述硬件连接的技术方案中，时钟信号Clk和总线时钟HCLK可以来自外部时钟信号，也可以内部时钟信号。例如，可以使用触发器来实现时序电路seq。

在本发明的实施例中，总线协议异步逻辑模块的第一接口单元和第二接口单元的输出，均依赖于总线协议异步逻辑模块的第一接口单元和第二接口单元的输入。具体地，总线协议异步逻辑模块的转换单元执行如下操作：

嵌入处理器的输出地址总线Addr[31:2]扩展为所述AMBA模块的存取地址总线HADDR[63:0]，其中，所述存取地址总线HADDR[63:0]的低两位[1:0]对应嵌入处理器输出的BE[3:0]或者保持BE[3:0]的两位为0；

嵌入处理器输出的读出请求信号Read/写入请求信号Write等效为所AMBA模块的写入数据HWRITE；这样设计的依据是，嵌入处理器不可能同时发出读出请求信号Read/写入请求信号Write操作，这样就可以使用AMBA的HWRITE等效写入请求信号Write而相反的^～HWRITE对应读出请求信号Read操作。

嵌入处理器输出的写出数据WData[31:0]等效于述AMBA模块的写入数据总线HWDATA[63:0]。

嵌入处理器的输入暂停等待标示Stall来源于总线协议异步逻辑模块的输出，暂停等待标示Stall的逻辑依赖于所述AMBA模块的所述总线状态标示HREADY。

在该实施例中，X为2，即嵌入处理器的数据位宽32小于标准AMBA的ahb_bus总线的数据位宽64的两倍，AMBA模块的存取地址总线HRDATA[63:0]接收两次总线协议异步逻辑模块的输出数值；嵌入处理器的输入RData[63:0]来源于总线协议异步逻辑模块的输出，其数值等于AMBA的HRDATA[63:0]的高/低两部分。

嵌入处理器的输入读字节有效RBE[7:0]来源于总线协议异步逻辑模块的输出，其逻辑依赖于所述嵌入处理器的输出写字节有效BE[3:0]，且与读出数据RData[31:0]同时有效。

总线协议异步逻辑模块与AMBA模块的ahb_bus总线之间的剩余信号比较简单，控制信号HTARNS对应于嵌入处理器的输出读出请求信号Read/写入请求信号Write和写字节有效BE[3:0]同时有效的情况。

下面叙述一下总线协议异步逻辑模块的第一接口单元输出信号和第二接口单元输出信号的组合电路逻辑。

请参阅图5，图5所示为本发明实施例中总线协议异步逻辑模块的第二接口单元输出给AMBA模块信号组合电路示意图。如图所示，图5包括四个组合电路(组合电路以comb指代)，HTRANS组合电路、HADDR组合电路、HWRITE组合电路和HWDATA组合电路。此外，在本发明的实施例中，还可以使用先入先出队列(First Input First Output，简称FIFO)，以减少嵌入处理器和AMBA模块的ahb_bus总线之间的相互等待。

假设：总线协议异步逻辑模块的内部变量为：

valid＝(|BE[3:0])&(Read|Write)

输出给AMBA模块ahb_bus总线的信号为：

HTRANS＝{valid,1’b0}

HADDR＝Addr

HWRITE＝valid&Write&^～Read

HWDATA＝WData

请参阅图6，图6所示为本发明实施例中总线协议异步逻辑模块的第一接口单元输出给嵌入式处理器的信号组合电路示意图。如图所示，图6包括三个组合电路(组合电路以comb指代)，RData组合电路、Stall组合电路和RBE组合电路。此外，在本发明的实施例中，还可以使用先入先出队列(First Input First Output，简称FIFO)，以减少嵌入处理器和AMBA模块的ahb_bus总线之间的相互等待。

假设：总线协议异步逻辑模块的内部变量为：

valid＝(|BE[3:0])&(Read|Write)

输出给AMBA模块ahb_bus总线的信号为：

RData＝HREADY？HRDATA:0

Stall＝HREADY

RBE＝HREADY？BE:0

综上所述，考虑到AMBA总线是嵌入式***的主流标准，本发明的嵌入处理器的总线协议异步逻辑电路实现装置特定嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议。在嵌入处理器总线的数据位宽和AMBA模块的ahb_bus总线的数据位宽相互成倍数的情况下，不但可以处理跨时钟域的处理器和***总线，而且可以使用更多的位宽数据总线，在相同的时钟频率下同时传输更多的数据，提高了带宽性能。

此外，还需强调的是，本发明的嵌入处理器的总线协议异步逻辑电路实现装置解决了特定嵌入处理器统一存取外部设备的接口问题，能够以较小的逻辑电路资源，实现通用存取的目的。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (2)

1.一种嵌入处理器的总线协议异步逻辑电路实现装置，用于将所述嵌入处理器的存取时序逻辑转换为标准AMBA的ahb_bus总线存取协议；其中，所述嵌入处理器的数据位宽为N，且所述标准AMBA的ahb_bus总线的数据位宽M为N的整数倍，或所述嵌入处理器的数据位宽N为所述标准AMBA的ahb_bus总线的数据位宽M的整数倍，其中，N、M为2的幂次方；其特征在于，包括由嵌入处理器、总线协议异步逻辑模块和AMBA模块；时钟信号Clk连接所述嵌入处理器和所述总线协议异步逻辑模块的时钟输入端，总线时钟HCLK连接所述总线协议异步逻辑模块和所述AMBA模块的时钟输入端；其中，所述时钟信号Clk和总线时钟HCLK为异步时钟；

所述总线协议异步逻辑模块包括与所述嵌入处理器交互数据的第一接口单元、转换单元和与所述AMBA模块交互数据的第二接口单元；所述嵌入处理器输出读出请求信号Read、写入请求信号Write、存取地址Addr[N-1:2]、写字节有效BE[3:0]和写入数据WData[N-1:0]输出到所述第一接口单元，所述第一接口单元将暂停等待标示Stall、读出数据RData[N-1:0]和读字节有效RBE[3:0]输入到所述嵌入处理器；所述第二接口单元将控制信号HTRANS[1:0]、存取地址总线HADDR[M-1:0]、写入数据HWRITE和写入数据总线HWDATA[M-1:0]输入到所述AMBA模块；所述AMBA模块将总线状态标示HREADY和读出数据总线HRDATA[M-1:0]输入到所述第二接口单元；

所述转换单元执行如下操作：

所述嵌入处理器的输出地址总线Addr[N-1:2]扩展为所述AMBA模块的存取地址总线HADDR[M-1:0]，其中，所述存取地址总线HADDR[M-1:0]的低两位[1:0]对应所述嵌入处理器输出的BE[3:0]或者保持BE[3:0]的两位为0；

所述嵌入处理器输出的读出请求信号Read/写入请求信号Write等效为所述AMBA模块的写入数据HWRITE；

所述嵌入处理器输出的写出数据WData[N-1:0]等效于所述AMBA模块的写入数据总线HWDATA[M-1:0]；

所述嵌入处理器的输入暂停等待标示Stall来源于所述总线协议异步逻辑模块的输出，所述暂停等待标示Stall的逻辑依赖于所述AMBA模块的所述总线状态标示HREADY；

所述嵌入处理器的输入RData[N-1:0]来源于所述总线协议异步逻辑模块的输出，如果所述嵌入处理器的数据位宽N大于所述标准AMBA的ahb_bus总线的数据位宽M的Y倍，所述总线协议异步逻辑模块分Y次发送数据，每次输出的数值位宽等于所述AMBA模块的存取地址总线HRDATA[M-1:0]的数值位宽；其中，Y为大于等于1的正整数；

如果所述嵌入处理器的数据位宽N小于所述标准AMBA的ahb_bus总线的数据位宽M的X倍，所述总线协议异步逻辑模块的输出数值位宽等于所述AMBA模块的存取地址总线HRDATA[M-1:0]的X分之一的数值位宽；即所述AMBA模块的存取地址总线HRDATA[M-1:0]接收X次所述总线协议异步逻辑模块的输出数值；X为大于1的正整数；

所述嵌入处理器的输入读字节有效RBE[3:0]来源于所述总线协议异步逻辑模块的输出，其逻辑依赖于所述嵌入处理器的输出写字节有效BE[3:0]，且与读出数据RData[N-1:0]同时有效；

所述嵌入处理器的输入RBE[3:0]来源于所述总线协议异步逻辑模块的输出，所述总线协议异步逻辑模块的逻辑依赖于所述嵌入处理器的输出BE[3:0]，与RData[N-1:0]同时有效；

控制信号HTARNS对应于所述嵌入处理器的输出读出请求信号Read/写入请求信号Write和写字节有效BE[3:0]同时有效的情况。

2.根据权利要求1所述的装置，所述N选自8、16、32、64和128中的一个数据；所述M选自8、16、32、64和128中的一个数据。

Images