CN206835052U - 一种运算放大器 - Google Patents
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Abstract
本实用新型公开了一种运算放大器，包括输入级电路、偏置电路及输出级电路，所述输入级电路包括差分输入模块、第一及第二增益自举模块，所述偏置电路包括偏置模块和共模反馈模块，所述输出级电路包括差分转单端模块；共模反馈模块为差分输入模块提供一个偏置电压，且具有共模反馈功能，反馈信号通过控制差分输入模块的尾电流源来消除失调电压，差分转单端模块将输入级电路输出的两个差分信号反相叠加后以单端口输出。本实用新型能有效提高运算放大器的增益。
Description
技术领域
本实用新型涉及一种半导体集成电路，具体涉及一种运算放大器。
背景技术
运算放大器在许多模拟电路中均获得了广泛的应用。在许多应用场合，要求运算放大器有高的放大倍数，常用的结构是采用两级放大的运算放大器和采用增益自举技术的运算放大器。
新型的氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了近年来热门研究对象，但氧化物薄膜晶体管是N型器件，存在两个问题：1、缺乏互补的P型器件，导致由N型管构成的运算放大器增益低。因此使用了两个增益自举模块，提高增益。2、具有阈值电压漂移的特性，影响电路工作稳定性。若不采取补偿措施或使用反馈模块，则会因氧化物薄膜晶体管阈值电压漂移而导致运算放大器电路工作不稳定，如增益和带宽发生变化，甚至电路无法正常工作。为了抑制氧化物薄膜晶体管的阈值电压漂移所引起的不稳定，使用了简单的共模反馈技术，在不增加电路的复杂程度的前提下，有效提高共模抑制比和消除运放失调电压。
实用新型内容
为了克服现有技术存在的缺点与不足，本实用新型提供一种高增益、稳定性好的运算放大器。
本实用新型采用如下技术方案：
一种运算放大器，包括输入级电路、偏置电路及输出级电路；
所述输入级电路包括差分输入模块15、第一及第二增益自举模块13、14，所述偏置电路包括偏置模块11和共模反馈模块12，所述输出级电路包括差分转单端模块16；
偏置模块11的输出信号包括偏置电压节点Bias1及偏置电压节点Bias2；
共模反馈模块12的输出信号包括偏置电压节点Bias3；
第一增益自举模块13的信号包括正相输入端IN1+、反相输入端IN1-、正相输出端OUT1+和反相输出端OUT1-；
第二增益自举模块14的输入信号包括正相输入端IN2+和反相输入端IN2-，其输出信号包括正相输出端OUT2+和反相输出端OUT2-；
差分输入模块15的输入信号包括正相输入端IN+和反相输入端IN-，输出信号包括正相输出端OUT+和反相输出端OUT-；
所述偏置模块11由第一晶体管M1、第二晶体管M2及第三晶体管M3构成，所述第一晶体管M1的漏极及栅极与电源端VDD连接，所述第一晶体管M1的源极分别与第二晶体管M2的漏极和栅极连接，并作为偏置电压节点Bias2；所述第二晶体管M2的源极分别与第三晶体管M3的漏极及栅极连接，并作为偏置电压节点Bias1，所述第三晶体管M3的源极与接地端GND连接；
所述共模反馈模块12由第四晶体管M4、第五晶体管M5及第六晶体管M6构成，所述第四晶体管M4及第五晶体管M5的漏极均与电源端VDD连接，所述第四晶体管的源极及第五晶体管M5的源极分别与第六晶体管M6的漏极连接，所述第六晶体管M6的栅极与第六晶体管M6的漏极连接，并作为偏置电压节点Bias3，其源极与接地端GND相连，所述第四晶体管M4的栅极与差分输入模块的正相输出端OUT+连接，所述第五晶体管M5的栅极与差分输入模块的反相输出端OUT-连接；
所述第一增益自举模块13由第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19及第二十晶体管M20构成；所述第十六晶体管M16的栅极及漏极均与电源端VDD连接，其源极与第十八晶体管M18的漏极连接，所述第十八晶体管M18的漏极作为第一增益自举模块的正相输出端OUT1+，其栅极与差分输入模块的反相输出端OUT-相连，所述第十八晶体管M18的源极与第十九晶体管M19的源极均与第二十晶体管M20的漏极连接，第十九晶体管M19的漏极作为第一增益自举模块的反相输出端OUT1-，第十九晶体管M19的栅极与差分输入模块的正相输出端OUT+相连，所述第二十晶体管M20的栅极与偏置电压节点Bias1连接，所述第二十晶体管M20的源极与接地端GND连接；
所述第二增益自举模块14由第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24及第二十五晶体管M25构成；
第二十一晶体管M21的栅极以及漏极均与电源端VDD相连，其源极与第二十三晶体管M23的漏极相连作为第二增益自举模块的正相输出端OUT2+，第二十二晶体管M22的栅极和漏极均与电源端VDD相连，其源极与第二十四晶体管M24的漏极相连，并作为第二增益自举模块反相输出端OUT2-，其栅极与差分输入模块的正相输出端OUT+相连，所述第二十三晶体管M23的栅极与差分输入模块的反相输出端OUT-相连，所述第二十五晶体管M25的漏极分别与第二十三晶体管M23及第二十四晶体管M24的源极连接，第二十五晶体管M25的栅极与偏置模块的偏置电压节点Bias1相连，所述第二十五晶体管M25的源极与接地端GND连接；
所述差分输入模块由第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14及第十五晶体管M15构成；
所述第七晶体管M7的漏极与电源端VDD相连，其栅极与第一增益自举模块的反相输出端OUT1-相连，其源极与第八晶体管M8的漏极相连，所述第八晶体管M8的栅极与第二增益自举模块的反相输出端OUT2-相连，其源极与第九晶体管M9的漏极相连，第九晶体管M9的漏极作为差分输入模块的反相输出端OUT-，其栅极与偏置模块的偏置电压节点Bias2相连，所述第九晶体管M9的源极与第十晶体管M10的漏极连接，第十晶体管M10的栅极作为差分输入模块的正相输入端IN+，第十晶体管M10的源极与第十一晶体管M11的漏极均与第十五晶体管M15的源极连接，第十一晶体管M11的栅极与共模反馈模块的偏置电压节点Bias3相连，第十一晶体管M11的源极与接地端GND连接，所述第十五晶体管M15的栅极作为差分输入模块的反相输入端IN-，所述第十五晶体管M15的漏极与第十四晶体管M14的源极连接，第十四晶体管M14的漏极作为差分输入模块的正相输出端OUT+，其栅极与偏置模块的偏置电压节点Bias2相连，所述第十四晶体管M14的漏极与第十三晶体管M13的源极连接，第十二晶体管M12的漏极与电源端VDD相连，其栅极与第一增益自举模块的正相输出端OUT1+相连，其源极与第十三晶体管M13的漏极相连；第十三晶体管M13的栅极与第二增益自举模块的正相输出端OUT2+相连；
所述差分转单端模块由第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28及第二十九晶体管M29构成，第二十六晶体管M26的漏极与电源端VDD相连，其栅极与差分输入模块的正相输出端OUT+相连，其源极与第二十七晶体管M27的漏极相连；第二十七晶体管M27的栅极与其漏极相连，其源极与接地端GND相连；第二十八晶体管M28的漏极与电源端VDD相连，其栅极与差分输入模块的反相输出端OUT-相连，其源极与第二十九晶体管M29的漏极相连，并作为整个运算放大器的输出端OUT；第二十九晶体管M29的栅极与第二十七晶体管M27的漏极相连，其源极与接地端GND相连。
所有的晶体管均为N型薄膜晶体管。
差分输入模块的正相输出端OUT+和差分输入模块的反相输出端OUT-分别作为共模反馈模块、第一增益自举模块、第二增益自举模块和差分转单端模块的输入信号。
本实用新型的有益效果：
(1)所实用新型的运算放大器电路通过两个增益自举模块，相比单个增益自举模块的运算放大器，提供更稳定的增益自举功能，能有效提高运算放大器的增益。
(2)利用共模反馈模块，补偿了由于温度漂移或晶体管特性衰减而产生的静态工作点漂移，且不增加电路的复杂程度，有效提高共模抑制比和消除运放失调电压，增加电路工作稳定性。
(3)利用差分转单端模块，把差分信号转换成单端口输出，成为双端输入单端输出的运算放大器，适合推广应用。
附图说明
图1是本实用新型的电路原理图；
图2是本实用新型的结构示意图。
具体实施方式
下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
实施例
如图1及图2所示，一种运算放大器，包括输入级电路、偏置电路及输出级电路。
所述输入级电路包括差分输入模块15、第一及第二增益自举模块13、14。增益自举模块通过正反馈提高整个运算放大器的增益；所述偏置电路包括偏置模块11和共模反馈模块12。偏置模块为差分输入模块提供两个偏置电压；共模反馈模块12为差分输入模块提供一个偏置电压，且具有共模反馈功能，反馈信号通过控制差分输入模块的尾电流源来消除失调电压；所述输出级电路包括差分转单端模块16。差分转单端模块将输入级电路输出的两个差分信号反相叠加后以单端口输出。
偏置模块的输出信号包括偏置电压节点Bias1及偏置电压节点Bias2；
共模反馈模块的输出信号包括偏置电压节点Bias3；
第一增益自举模块13的信号包括正相输入端IN1+、反相输入端IN1-、正相输出端OUT1+和反相输出端OUT1-；
第二增益自举模块14的输入信号包括正相输入端IN2+和反相输入端IN2-，其输出信号包括正相输出端OUT2+和反相输出端OUT2-；
差分输入模块的输入信号包括正相输入端IN+和反相输入端IN-，输出信号包括正相输出端OUT+和反相输出端OUT-，这两个输出信号分别作为共模反馈模块、第一增益自举模块、第二增益自举模块和差分转单端模块的输入；
所述偏置模块11由第一晶体管M1、第二晶体管M2及第三晶体管M3构成，所述第一晶体管M1的漏极及栅极与电源端VDD连接，所述第一晶体管M1的源极分别与第二晶体管M 2的漏极和栅极连接，并作为偏置电压节点Bias2；所述第二晶体管M2的源极分别与第三晶体管M3的漏极及栅极连接，并作为偏置电压节点Bias1，所述第三晶体管M3的源极与接地端GND连接；
所述共模反馈模块12由第四晶体管M4、第五晶体管M5及第六晶体管M6构成，所述第四晶体管M4及第五晶体管M5的漏极均与电源端VDD连接，所述第四晶体管M4的源极及第五晶体管M5的源极分别与第六晶体管M6的漏极连接，所述第六晶体管M6的栅极与第六晶体管M6的漏极连接，并作为偏置电压节点Bias3，其源极与接地端GND相连，所述第四晶体管M4的栅极与差分输入模块15的正相输出端OUT+连接，所述第五晶体管M5的栅极与差分输入模块15的反相输出端OUT-连接；
所述第一增益自举模块13由第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19及第二十晶体管M20构成；所述第十六晶体管M16的栅极及漏极均与电源端VDD连接，其源极与第十八晶体管M18的漏极连接，所述第十八晶体管M18的漏极作为第一增益自举模块的正相输出端OUT1+，其栅极与差分输入模块的反相输出端OUT-相连，所述第十八晶体管M18的源极与第十九晶体管M19的源极均与第二十晶体管M20的漏极连接，第十九晶体管M 19的漏极作为第一增益自举模块的反相输出端OUT1-，第十九晶体管M19的栅极与差分输入模块的正相输出端OUT+相连，所述第二十晶体管M20的栅极与偏置电压节点Bias1连接，所述第二十晶体管M20的源极与接地端GND连接；
所述第二增益自举模块14由第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24及第二十五晶体管M25构成；
第二十一晶体管M21的栅极以及漏极均与电源端VDD相连，其源极与第二十三晶体管M23的漏极相连作为第二增益自举模块的正相输出端OUT2+，第二十二晶体管M22的栅极和漏极均与电源端VDD相连，其源极与第二十四晶体管M24的漏极相连，并作为第二增益自举模块反相输出端OUT2-，其栅极与差分输入模块的正相输出端OUT+相连，所述第二十三晶体管的栅极与差分输入模块的反相输出端OUT-相连，所述第二十五晶体管M25的漏极分别与第二十三晶体管及第二十四晶体管的源极连接，第二十五晶体管M25的栅极与偏置模块的偏置电压节点Bias1相连，所述第二十五晶体管的源极与接地端GND连接；
所述差分输入模块15由第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14及第十五晶体管M15构成；
所述第七晶体管M7的漏极与电源端VDD相连，其栅极与第一增益自举模块的反相输出端OUT1-相连，其源极与第八晶体管M8的漏极相连，所述第八晶体管M8的栅极与第二增益自举模块的反相输出端OUT2-相连，其源极与第九晶体管M9的漏极相连，第九晶体管M9的漏极作为差分输入模块的反相输出端OUT-，其栅极与偏置模块的偏置电压节点Bias2相连，所述第九晶体管M9的源极与第十晶体管M10的漏极连接，第十晶体管M10的栅极作为差分输入模块的正相输入端IN+，第十晶体管的源极与第十一晶体管M11的漏极均与第十五晶体管的源极连接，第十一晶体管M11的栅极与共模反馈模块的偏置电压节点Bias3相连，第十一晶体管M11的源极与接地端GND连接，所述第十五晶体管的栅极作为差分输入模块的反相输入端IN-，所述第十五晶体管的漏极与第十四晶体管M14的源极连接，第十四晶体管M14的漏极作为差分输入模块的正相输出端OUT+，其栅极与偏置模块的偏置电压节点Bias2相连，所述第十四晶体管的漏极与第十三晶体管的源极连接，第十二晶体管M12的漏极与电源端VDD相连，其栅极与第一增益自举模块的正相输出端OUT1+相连，其源极与第十三晶体管M13的漏极相连；第十三晶体管M13的栅极与第二增益自举模块的正相输出端OUT2+相连；
所述差分转单端模块16由第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28及第二十九晶体管M29构成，第二十六晶体管M26的漏极与电源端VDD相连，其栅极与差分输入模块的正相输出端OUT+相连，其源极与第二十七晶体管M27的漏极相连；第二十七晶体管M27的栅极与其漏极相连，其源极与接地端GND相连；第二十八晶体管M28的漏极与电源端VDD相连，其栅极与差分输入模块的反相输出端OUT-相连，其源极与第二十九晶体管M29的漏极相连，并作为整个运算放大器的输出端OUT；第二十九晶体管M29的栅极与第二十七晶体管M27的漏极相连，其源极与接地端GND相连。
所有的晶体管均为N型薄膜晶体管。
上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。
Claims (3)
1.一种运算放大器，其特征在于，包括输入级电路、偏置电路及输出级电路；
所述输入级电路包括差分输入模块(15)、第一及第二增益自举模块(13、14)，所述偏置电路包括偏置模块(11)和共模反馈模块(12)，所述输出级电路包括差分转单端模块(16)；
偏置模块(11)的输出信号包括偏置电压节点Bias1及偏置电压节点Bias2；
共模反馈模块(12)的输出信号包括偏置电压节点Bias3；
第一增益自举模块(13)的信号包括正相输入端IN1+、反相输入端IN1-、正相输出端OUT1+和反相输出端OUT1-；
第二增益自举模块(14)的输入信号包括正相输入端IN2+和反相输入端IN2-，其输出信号包括正相输出端OUT2+和反相输出端OUT2-；
差分输入模块(15)的输入信号包括正相输入端IN+和反相输入端IN-，输出信号包括正相输出端OUT+和反相输出端OUT-；
所述偏置模块(11)由第一晶体管(M1)、第二晶体管(M2)及第三晶体管(M3)构成，所述第一晶体管(M1)的漏极及栅极与电源端VDD连接，所述第一晶体管(M1)的源极分别与第二晶体管(M 2)的漏极和栅极连接，并作为偏置电压节点Bias2；所述第二晶体管(M2)的源极分别与第三晶体管(M3)的漏极及栅极连接，并作为偏置电压节点Bias1，所述第三晶体管(M3)的源极与接地端GND连接；
所述共模反馈模块(12)由第四晶体管(M4)、第五晶体管(M5)及第六晶体管(M6)构成，所述第四晶体管(M4)及第五晶体管(M5)的漏极均与电源端VDD连接，所述第四晶体管的源极及第五晶体管(M5)的源极分别与第六晶体管(M6)的漏极连接，所述第六晶体管(M6)的栅极与第六晶体管(M6)的漏极连接，并作为偏置电压节点Bias3，其源极与接地端GND相连，所述第四晶体管(M4)的栅极与差分输入模块的正相输出端OUT+连接，所述第五晶体管(M5)的栅极与差分输入模块的反相输出端OUT-连接；
所述第一增益自举模块(13)由第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)及第二十晶体管(M20)构成；所述第十六晶体管(M16)的栅极及漏极均与电源端VDD连接，其源极与第十八晶体管(M18)的漏极连接，所述第十八晶体管(M18)的漏极作为第一增益自举模块的正相输出端OUT1+，其栅极与差分输入模块的反相输出端OUT-相连，所述第十八晶体管(M18)的源极与第十九晶体管(M19)的源极均与第二十晶体管(M20)的漏极连接，第十九晶体管(M19)的漏极作为第一增益自举模块的反相输出端OUT1-，第十九晶体管(M19)的栅极与差分输入模块的正相输出端OUT+相连，所述第二十晶体管(M20)的栅极与偏置电压节点Bias1连接，所述第二十晶体管(M20)的源极与接地端GND连接；
所述第二增益自举模块(14)由第二十一晶体管(M21)、第二十二晶体管(M22)、第二十三晶体管(M23)、第二十四晶体管(M24)及第二十五晶体管(M25)构成；
第二十一晶体管(M21)的栅极以及漏极均与电源端VDD相连，其源极与第二十三晶体管(M23)的漏极相连作为第二增益自举模块的正相输出端OUT2+，第二十二晶体管(M22)的栅极和漏极均与电源端VDD相连，其源极与第二十四晶体管(M24)的漏极相连，并作为第二增益自举模块反相输出端OUT2-，其栅极与差分输入模块的正相输出端OUT+相连，所述第二十三晶体管(M23)的栅极与差分输入模块的反相输出端OUT-相连，所述第二十五晶体管(M25)的漏极分别与第二十三晶体管(M23)及第二十四晶体管(M24)的源极连接，第二十五晶体管(M25)的栅极与偏置模块的偏置电压节点Bias1相连，所述第二十五晶体管(M25)的源极与接地端GND连接；
所述差分输入模块由第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)及第十五晶体管(M15)构成；
所述第七晶体管(M7)的漏极与电源端VDD相连，其栅极与第一增益自举模块的反相输出端OUT1-相连，其源极与第八晶体管(M8)的漏极相连，所述第八晶体管(M8)的栅极与第二增益自举模块的反相输出端OUT2-相连，其源极与第九晶体管(M9)的漏极相连，第九晶体管(M9)的漏极作为差分输入模块的反相输出端OUT-，其栅极与偏置模块的偏置电压节点Bias2相连，所述第九晶体管(M9)的源极与第十晶体管(M10)的漏极连接，第十晶体管(M10)的栅极作为差分输入模块的正相输入端IN+，第十晶体管(M10)的源极与第十一晶体管(M11)的漏极均与第十五晶体管(M15)的源极连接，第十一晶体管(M11)的栅极与共模反馈模块的偏置电压节点Bias3相连，第十一晶体管(M11)的源极与接地端GND连接，所述第十五晶体管(M15)的栅极作为差分输入模块的反相输入端IN-，所述第十五晶体管(M15)的漏极与第十四晶体管(M14)的源极连接，第十四晶体管(M14)的漏极作为差分输入模块的正相输出端OUT+，其栅极与偏置模块的偏置电压节点Bias2相连，所述第十四晶体管(M14)的漏极与第十三晶体管(M13)的源极连接，第十二晶体管(M12)的漏极与电源端VDD相连，其栅极与第一增益自举模块的正相输出端OUT1+相连，其源极与第十三晶体管(M13)的漏极相连；第十三晶体管(M13)的栅极与第二增益自举模块的正相输出端OUT2+相连；
所述差分转单端模块由第二十六晶体管(M26)、第二十七晶体管(M27)、第二十八晶体管(M28)及第二十九晶体管(M29)构成，第二十六晶体管(M26)的漏极与电源端VDD相连，其栅极与差分输入模块的正相输出端OUT+相连，其源极与第二十七晶体管(M27)的漏极相连；第二十七晶体管(M27)的栅极与其漏极相连，其源极与接地端GND相连；第二十八晶体管(M28)的漏极与电源端VDD相连，其栅极与差分输入模块的反相输出端OUT-相连，其源极与第二十九晶体管(M29)的漏极相连，并作为整个运算放大器的输出端OUT；第二十九晶体管(M29)的栅极与第二十七晶体管(M27)的漏极相连，其源极与接地端GND相连。
2.根据权利要求1所述的一种运算放大器，其特征在于，所有的晶体管均为N型薄膜晶体管。
3.根据权利要求1所述的一种运算放大器，其特征在于，差分输入模块的正相输出端OUT+和差分输入模块的反相输出端OUT-分别作为共模反馈模块、第一增益自举模块、第二增益自举模块和差分转单端模块的输入信号。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107134983A (zh) * | 2017-05-18 | 2017-09-05 | 华南理工大学 | 一种运算放大器 |
| CN111277235A (zh) * | 2020-02-26 | 2020-06-12 | 华南理工大学 | 一种增益可调的交叉耦合运算放大电路 |
| CN113341212A (zh) * | 2021-06-05 | 2021-09-03 | 晶通微电子(南京)有限公司 | 一种具有宽电压输入范围的差分电压检测电路 |
-
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| CN107134983A (zh) * | 2017-05-18 | 2017-09-05 | 华南理工大学 | 一种运算放大器 |
| CN111277235A (zh) * | 2020-02-26 | 2020-06-12 | 华南理工大学 | 一种增益可调的交叉耦合运算放大电路 |
| CN111277235B (zh) * | 2020-02-26 | 2023-06-20 | 华南理工大学 | 一种增益可调的交叉耦合运算放大电路 |
| CN113341212A (zh) * | 2021-06-05 | 2021-09-03 | 晶通微电子(南京)有限公司 | 一种具有宽电压输入范围的差分电压检测电路 |
| CN113341212B (zh) * | 2021-06-05 | 2022-08-02 | 晶通微电子(南京)有限公司 | 一种具有宽电压输入范围的差分电压检测电路 |
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