CN106059516B - 轨对轨运算放大电路及adc转换器、dcdc变换器和功率放大器 - Google Patents

轨对轨运算放大电路及adc转换器、dcdc变换器和功率放大器 Download PDF

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Abstract

本发明涉及一种轨对轨运算放大电路及ADC转换器、DCDC变换器和功率放大器。该运算放大器电路包括第一输入端Vn、第二输入端Vp、输出端Vout、电源端VDD及接地端GND，其中，还包括互补差分输入级电路21和推挽输出级电路23。本发明实施例，采用互补差分输入级电路和推挽输出级电路组成的轨对轨运算放大电路可以工作在1V左右的电源电压下，相比于传统的轨对轨运算放大电路来说，不仅可以在更低的电源电压下工作，而且降低了电路的整体功耗。

Description

轨对轨运算放大电路及ADC转换器、DCDC变换器和功率放大器
技术领域
本发明涉及模拟集成电路技术领域，特别涉及一种轨对轨运算放大电路及ADC转换器、DCDC变换器和功率放大器。
背景技术
运算放大器电路是一个非常重要的单元电路模块，被广泛的应用于模拟、混合集成电路设计领域，如：ADC转换器、DCDC变换器以及功率放大器等电路***中，是整个模拟集成电路的核心，其作用是放大输入的小信号。
请参见图1，图1为现有技术的轨对轨运算放大电路的电路结构示意图。传统的该轨对轨运算放大电路10作为缓冲级时主要有2个缺点：（1）互补差分输入级的总跨导随着输入共模电压的变化而变化；（2）虽然可实现轨对轨的输入电压范围，但是限制了电路的最低电源电压。
基于此，随着工艺尺寸和电源电压的不断减小，较高的电源电压严重的抑制了轨道轨运算放大器的使用。因此，必须采用新的设计技术和结构来实现具有大输入摆幅的超低压运算放大器，以提高电路性能和应用范围。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种轨对轨运算放大电路及ADC转换器、DCDC变换器和功率放大器。
具体地，本发明一个实施例提出的一种轨对轨运算放大电路，包括第一输入端Vn、第二输入端Vp、输出端Vout、电源端VDD及接地端GND，其中，还包括互补差分输入级电路21和推挽输出级电路23；
所述互补差分输入级电路21包括第一子输出端Vout1、第二子输出端Vout2、第一正压开关MN1、第五正压开关MN5、第六正压开关MN6、第一负压开关MP1、第二负压开关MP2、第三负压开关MP3、第六负压开关MP6、第七负压开关MP7、第九负压开关MP9及第十负压开关MP10；
其中，所述第一正压开关MN1的控制端电连接至所述第三负压开关MP3的第二端，第一端电连接至所述接地端GND且第二端电连接至所述第一子输出端Vout1；
所述第五正压开关MN5的控制端电连接至所述第一输入端Vn，第一端电连接至所述接地端GND且第二端电连接至所述第七负压开关MP7的第二端；
所述第六正压开关MN6的控制端电连接至所述第二输入端Vp，第一端电连接至所述接地端GND且第二端电连接至所述第二负压开关MP2的第二端；
所述第一负压开关MP1的控制端和第二端均电连接至所述第一子输出端Vout1且第一端电连接至所述电源端VDD；
所述第二负压开关MP2的控制端电连接至所述第六正压开关MN6的第二端且第一端电连接至所述电源端VDD；
所述第三负压开关MP3的控制端电连接至所述第二负压开关MP2的控制端且第一端电连接至所述电源端VDD；
所述第六负压开关MP6的控制端电连接至所述第五正压开关MN5的第二端，第一端电连接至所述电源端VDD且第二端电连接至所述第二子输出端Vout2；
所述第七负压开关MP7的控制端电连接至所述第五正压开关MN5的第二端且第一端电连接至所述电源端VDD；
所述第九负压开关MP9的控制端电连接至所述第一输入端Vn，第一端电连接至所述电源端VDD且第二端电连接至所述第三负压开关MP3的第二端；
所述第十负压开关MP10的控制端电连接至所述第二输入端Vp，第一端电连接至所述电源端VDD且第二端电连接至所述第二子输出端Vout2；
所述推挽输出级电路23包括第八负压开关MP8和第十正压开关MN10；其中，所述第八负压开关MP8的控制端电连接至所述第一子输出端Vout1，第一端电连接至所述电源端VDD且第二端电连接至所述输出端Vout；所述第十正压开关MN10的控制端电连接至所述第二子输出端Vout2，第一端电连接至所述接地端GND且第二端电连接至所述输出端Vout。
在本发明的一个实施例中，所述互补差分输入级电路21还包括第二正压开关MN2、第三正压开关MN3、第八正压开关MN8及第九正压开关MN9；
其中，所述第二正压开关MN2的控制端电连接至所述第三负压开关MP3的第二端，第一端电连接至所述接地端GND且第二端电连接至所述第六正压开关MN6的第二端；
所述第三正压开关MN3的控制端和第二端均电连接至所述第三负压开关MP3的第二端且第一端电连接至所述接地端GND；
所述第八正压开关MN8的控制端和第二端均电连接至所述第二子输出端Vout2且第一端电连接至所述接地端GND；
所述第九正压开关MN9的控制端电连接至所述第二子输出端Vout2，第一端电连接至所述接地端GND且第二端电连接至所述第七负压开关MP7的第二端。
在本发明的一个实施例中，所述互补差分输入级电路21还包括第四正压开关MN4、第七正压开关MN7、第四负压开关MP4及第五负压开关MP5；
其中，所述第四正压开关MN4的控制端电连接至所述第二子输出端Vout2，第一端电连接至所述接地端GND且第二端电连接至所述第九负压开关MP9的第二端；
所述第七正压开关MN7的控制端电连接至所述第九负压开关MP9的第二端，第一端电连接至所述接地端GND且第二端电连接至所述第二子输出端Vout2；
所述第四负压开关MP4的控制端电连接至所述第七负压开关MP7的第二端，第一端电连接至所述电源端VDD且第二端电连接至所述第六正压开关MN6的第二端；
所述第五负压开关MP5的控制端电连接所述第六正压开关MN6的第二端，第一端电连接至所述电源端VDD且第二端电连接至所述第七负压开关MP7的第二端。
在本发明的一个实施例中，所述第一正压开关MN1、所述第二正压开关MN2、所述第三正压开关MN3、所述第四正压开关MN4、所述第五正压开关MN5、所述第六正压开关MN6、所述第七正压开关MN7、所述第八正压开关MN8、所述第九正压开关MN9及所述第十正压开关MN10为NMOS晶体管，且其控制端、第一端及第二端分别为所述NMOS晶体管的栅极、源极及漏极。
在本发明的一个实施例中，所述第一负压开关MP1、所述第二负压开关MP2、所述第三负压开关MP3、所述第四负压开关MP4、所述第五负压开关MP5、所述第六负压开关MP6、所述第七负压开关MP7、所述第八负压开关MP8、所述第九负压开关MP9及所述第十负压开关MP10为PMOS晶体管，且其控制端、第一端及第二端分别为所述PMOS晶体管的栅极、源极及漏极。
本发明另一个实施例提出的一种ADC转换器，包括运算放大电路，其中，所述运算放大电路为上述任一实施例所述的轨对轨运算放大电路。
本发明再一个实施例提出的一种DCDC变换器，包括运算放大电路，其中，所述运算放大电路为上述任一实施例所述的轨对轨运算放大电路。
本发明又一个实施例提出的一种功率放大器，包括运算放大电路，其中，所述运算放大电路为上述任一实施例所述的轨对轨运算放大电路。
本发明实施例，通过采用互补差分输入级电路和推挽输出级电路相结合组成的轨对轨运算放大电路，可以实现工作在1V左右的电源电压下，相比于传统的轨对轨运算放大电路来说，不仅可以在更低的电源电压下工作，而且降低了电路的整体功耗。另外，通过第四正压开关MN4、第七正压开关MN7、第四负压开关MP4及第五负压开关MP5提供合理的尾电流来保证总跨导不随共模电压的变化而变化，因为在电源电压和地之间只存在2个晶体管，这样就可以降低电源电压实现超低压工作。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为现有技术的轨对轨运算放大电路的电路结构示意图；
图2为本发明实施例的一种轨对轨运算放大电路的电路结构示意图；
图3为本发明实施例的一种互补差分输入级电路的示意图；
图4为本发明实施例的一种推挽输出级电路的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参见图2，图2为本发明实施例的一种轨对轨运算放大电路的电路结构示意图。本发明的轨对轨运算放大电路可以广泛地应用于模拟、混合集成电路设计领域，如：ADC转换器、DCDC变换器以及功率放大器等电路***中。该轨对轨运算放大电路包括第一输入端Vn、第二输入端Vp、输出端Vout、电源端VDD及接地端GND，其中，还包括互补差分输入级电路21和推挽输出级电路23。具体地：
所述互补差分输入级电路21包括第一子输出端Vout1、第二子输出端Vout2、第一正压开关MN1、第五正压开关MN5、第六正压开关MN6、第一负压开关MP1、第二负压开关MP2、第三负压开关MP3、第六负压开关MP6、第七负压开关MP7、第九负压开关MP9及第十负压开关MP10；
其中，所述第一正压开关MN1的控制端电连接至所述第三负压开关MP3的第二端，第一端电连接至所述接地端GND且第二端电连接至所述第一子输出端Vout1；
所述第五正压开关MN5的控制端电连接至所述第一输入端Vn，第一端电连接至所述接地端GND且第二端电连接至所述第七负压开关MP7的第二端；
所述第六正压开关MN6的控制端电连接至所述第二输入端Vp，第一端电连接至所述接地端GND且第二端电连接至所述第二负压开关MP2的第二端；
所述第一负压开关MP1的控制端和第二端均电连接至所述第一子输出端Vout1且第一端电连接至所述电源端VDD；
所述第二负压开关MP2的控制端电连接至所述第六正压开关MN6的第二端且第一端电连接至所述电源端VDD；
所述第三负压开关MP3的控制端电连接至所述第二负压开关MP2的控制端且第一端电连接至所述电源端VDD；
所述第六负压开关MP6的控制端电连接至所述第五正压开关MN5的第二端，第一端电连接至所述电源端VDD且第二端电连接至所述第二子输出端Vout2；
所述第七负压开关MP7的控制端电连接至所述第五正压开关MN5的第二端且第一端电连接至所述电源端VDD；
所述第九负压开关MP9的控制端电连接至所述第一输入端Vn，第一端电连接至所述电源端VDD且第二端电连接至所述第三负压开关MP3的第二端；
所述第十负压开关MP10的控制端电连接至所述第二输入端Vp，第一端电连接至所述电源端VDD且第二端电连接至所述第二子输出端Vout2；
进一步，所述互补差分输入级电路21还包括第二正压开关MN2、第三正压开关MN3、第八正压开关MN8及第九正压开关MN9；
其中，所述第二正压开关MN2的控制端电连接至所述第三负压开关MP3的第二端，第一端电连接至所述接地端GND且第二端电连接至所述第六正压开关MN6的第二端；
所述第三正压开关MN3的控制端和第二端均电连接至所述第三负压开关MP3的第二端且第一端电连接至所述接地端GND；
所述第八正压开关MN8的控制端和第二端均电连接至所述第二子输出端Vout2且第一端电连接至所述接地端GND；
所述第九正压开关MN9的控制端电连接至所述第二子输出端Vout2，第一端电连接至所述接地端GND且第二端电连接至所述第七负压开关MP7的第二端。
进一步，所述互补差分输入级电路21还包括第四正压开关MN4、第七正压开关MN7、第四负压开关MP4及第五负压开关MP5；
其中，所述第四正压开关MN4的控制端电连接至所述第二子输出端Vout2，第一端电连接至所述接地端GND且第二端电连接至所述第九负压开关MP9的第二端；
所述第七正压开关MN7的控制端电连接至所述第九负压开关MP9的第二端，第一端电连接至所述接地端GND且第二端电连接至所述第二子输出端Vout2；
所述第四负压开关MP4的控制端电连接至所述第七负压开关MP7的第二端，第一端电连接至所述电源端VDD且第二端电连接至所述第六正压开关MN6的第二端；
所述第五负压开关MP5的控制端电连接所述第六正压开关MN6的第二端，第一端电连接至所述电源端VDD且第二端电连接至所述第七负压开关MP7的第二端。
另外，所述推挽输出级电路23包括第八负压开关MP8和第十正压开关MN10；其中，所述第八负压开关MP8的控制端电连接至所述第一子输出端Vout1，第一端电连接至所述电源端VDD且第二端电连接至所述输出端Vout；所述第十正压开关MN10的控制端电连接至所述第二子输出端Vout2，第一端电连接至所述接地端GND且第二端电连接至所述输出端Vout。
上述实施例中，所述第一正压开关MN1、所述第二正压开关MN2、所述第三正压开关MN3、所述第四正压开关MN4、所述第五正压开关MN5、所述第六正压开关MN6、所述第七正压开关MN7、所述第八正压开关MN8、所述第九正压开关MN9及所述第十正压开关MN10为NMOS晶体管，且其控制端、第一端及第二端分别为所述NMOS晶体管的栅极、源极及漏极。
上述实施例中，所述第一负压开关MP1、所述第二负压开关MP2、所述第三负压开关MP3、所述第四负压开关MP4、所述第五负压开关MP5、所述第六负压开关MP6、所述第七负压开关MP7、所述第八负压开关MP8、所述第九负压开关MP9及所述第十负压开关MP10为PMOS晶体管，且其控制端、第一端及第二端分别为所述PMOS晶体管的栅极、源极及漏极。
另外，本发明还提供一种ADC转换器，包括运算放大电路，该运算放大电路可以为上述实施例中的轨对轨运算放大电路。
本发明还提供一种DCDC变换器，包括运算放大电路，该运算放大电路也可以为上述实施例中的轨对轨运算放大电路。
本发明还提供一种功率放大器，包括运算放大电路，该运算放大电路也可以为上述实施例中的轨对轨运算放大电路。
本发明实施例，采用互补差分输入级电路和推挽输出级电路组成的轨对轨运算放大电路可以工作在1V左右的电源电压下，相比于传统的轨对轨运算放大电路来说，不仅可以在更低的电源电压下工作，而且降低了电路的整体功耗。另外，通过第四正压开关MN4、第七正压开关MN7、第四负压开关MP4及第五负压开关MP5提供合理的尾电流来保证总跨导不随共模电压的变化而变化，因为在电源电压和地之间只存在2个晶体管，这样就可以降低电源电压实现超低压工作。
实施例二
本实施例在上述实施例的基础上，对本发明的轨对轨运算放大电路进行详细描述。请一并参见图3和图4，图3为本发明实施例的一种互补差分输入级电路的示意图；图4为本发明实施例的一种推挽输出级电路的示意图。该轨对轨运算放大电路具体包括互补差分输入级电路和推挽输出级电路。
该互补差分输入级电路主要由MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9九个NMOS晶体管和MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP9、MP10九个PMOS晶体管组成：
MN1的栅端与MN2的栅端、MN3的栅端、MN3的漏端、MP3的漏端、MN4的漏端、MP9的漏端、MN7的栅端相连，MN1的源端与地相连，MN1的漏端与MP1的漏端、MP1的栅端、MP8的栅端相连；
MN2的栅端与MN1的栅端、MN3的栅端、MN3的漏端、MP3的漏端、MN4的漏端、MP9的漏端、MN7的栅端相连，MN2的源端与地相连，MN2的漏端与MP2漏端、MP2的栅端、MP3的栅端、MP4的漏端、MP5的栅端、MN6的漏端相连；
MN3的栅端与MN1的栅端、MN2的栅端、MN3的漏端、MP3的漏端、MN4的漏端、MP9的漏端、MN7的栅端相连，MN3的源端与地相连，MN3的漏端与MN1的栅端、MN2的栅端、MN3的栅端、MP3的漏端、MN4的漏端、MP9的漏端、MN7的栅端相连；
MN4的栅端与MN7的漏端、MP10的漏端、MN8的漏端、MN8的栅端、MN9的栅端、MP6的漏端、MN10的栅端，MN4的源端与地相连，MN4的漏端与MN1的栅端、MN2的栅端、MN3的栅端、MN3的漏端、MP3的漏端、MP9的漏端、MN7的栅端相连；
MN5的源端与地相连，MN5的漏端与MP4的栅端、MP5的漏端、MP7的栅端、MP7的漏端、MP6的栅端、MN9的漏端相连；
MN6的源端地相连，MN6的漏端与MP4的漏端、MP5的栅端、MP2的漏端、MP2的栅端、MP3的栅端、MN2的漏端相连；
MN7的栅端与MN1的栅端、MN2的栅端、MN3的栅端、MN3的漏端、MP3的漏端、MN4的漏端、MP9的漏端相连，MN7的源端与地相连，MN7的漏端与MN4的栅端、MP10的漏端、MN8的栅端、MN8的漏端、MN9的栅端、MP6的漏端、MN10的栅端相连；
MN8的栅端与MN4的栅端、MN7的漏端、MP10的漏端、MN8的漏端、MN9的栅端、MN10的栅端、MP6的漏端相连，MN8的源端与地相连，MN8的漏端与MN4的栅端、MN7的漏端、MP10的漏端、MN8的栅端、MN9的栅端、MN10的栅端、MP6的漏端相连；
MN9的栅端与MN4的栅端、MN7的漏端、MP10的漏端、MN8的漏端、MN8的栅端、MN10的栅端、MP6的漏端相连，MN9的源端与地相连，MN9的漏端与MN5的漏端、MP4的栅端、MP5的漏端、MP6的栅端、MP7的栅端、MP7的漏端相连；
MP1的栅端与MN1的漏端、MP1的漏端、MP8的栅端相连，MP1的源端与电源电压相连，MP1的漏端与MN1的漏端、MP1的栅端、MP8的栅端相连；
MP2的栅端与MN2的漏端、MP2的漏端、MP3的栅端、MN6的漏端、MP4的漏端、MP5的栅端相连，MP2的源端与电源电压相连，MP2的漏端与MN2的漏端、MP2的栅端、MP3的栅端、MN6的漏端、MP4的漏端、MP5的栅端相连；
MP3 的栅端与MP2的栅端、MP2的漏端、MN2的漏端、MN6的漏端、MP4的漏端、MP5的栅端相连，MP3的源端与电源电压相连，MP3的漏端与MN1的栅端、MN2的栅端、MN3的栅端、MN3的漏端、MN4的漏端、MP9的漏端、MN7的栅端相连；
MP4的栅端与MN5的漏端、MP5的漏端、MP6的栅端、MP7的栅端、MP7的漏端、MN9的漏端相连，MP4的源端与电源电压相连，MP4的漏端与MP2的栅端、MP2的漏端、MP3的栅端、MN2的漏端、MP5的栅端、MN6的漏端相连；
MP5的栅端与MP2的栅端、MP2的漏端、MP3的栅端、MN2的漏端、MP4的漏端、MN6的漏端相连，MP5的源端与电源电压相连，MP5的漏端与MP4的栅端、MN5的漏端、MP6的栅端、MP7的栅端、MP7的漏端、MN9的漏端相连；
MP6的栅端与MP7的栅端、MP7的漏端、MP4的栅端、MP5的漏端、MN5的漏端、MN9的漏端相连，MP6的源端与电源电压相连，MP6的漏端与MN4的栅端、MN7的漏端、MP10的漏端、MN8的漏端、MN8的栅端、MN9的栅端、MN10的栅端相连；
MP7的栅端与MP6的栅端、MP7的漏端、MP4的栅端、MP5的漏端、MN5的漏端、MN9的漏端相连，MP7的源端与电源电压相连，MP7的漏端与MP6的栅端、MP7的栅端、MP4的栅端、MP5的漏端、MN5的漏端、MN9的漏端相连；
所述MP9、MN5的栅端均连接到输入端Vn，MP10、MN6的栅端均连接到输入端Vp；
所述MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9的衬底均与地相连；
所述MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP9、MP10的衬底均与电源电压相连；
该推挽输出级电路主要由一个NMOS晶体管MN10和一个PMOS晶体管MP8组成：
MN10的栅端与MN4的栅端、MN7的漏端、MP10的漏端、MN8的漏端、MN8的栅端、MN9的栅端、MP6的漏端相连，MN10的源端与地相连，MN10的漏端与MP8的漏端相连；
MP8的栅端与MN1的漏端、MP1的漏端、MP1的栅端相连，MP8的源端与电源电压相连，MP8的漏端与MN10的漏端相连；
所述MN10的衬底与地相连；所述MP8的衬底与电源电压相连。
本发明的工作原理为：
当输入为高电平，即Vn、Vp接高电平时，差分输入对MN5、MN6开始工作，此时MP9、MP10关断。Vn端的小信号通过MN5放大传到B结点，然后信号由B结点在通过MP7、MP6构成的电流镜传到MN10的栅端，信号在通过MN10放大到输出Vout。同理，Vp端的小信号通过MN6放大传到A结点，然后信号由A结点在通过MP2、MP3构成的电流镜传到MN1的栅端，信号在通过MN1、MP1、MP8支路放大到输出Vout。两条支路同时进行放大，可以将增益提高一倍，功耗降低一半。
当输入为低电平，即Vn、Vp接低电平时，差分输入对MP9、MP10开始工作，此时MN5、MN6关断。Vn端的小信号通过MP9放大到C结点，然后通过MN1、MP1、MP8支路放大到输出Vout。Vp端的小信号通过MP10放大到D结点，再通过MN10放大到输出Vout。两条支路仍然同时进行放大，可以将增益提高一倍，功耗降低一半。
当输入电平在附近时，两组差分对同时工作，以上两种信号通路都存在。
在电路中MP2、MP3电流镜，MP6、MP7电流镜都进行了信号的处理，交叉耦合的MN4管和MN7管作为MP9、MP10差分对的负载使用。差分输入级具有对称性，更有利于电路的实现。
综上所述，本文中应用了具体个例对本发明轨对轨运算放大电路及ADC转换器、DCDC变换器和功率放大器的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (8)

1.一种轨对轨运算放大电路，包括第一输入端(Vn)、第二输入端(Vp)、输出端(Vout)、电源端(VDD)及接地端(GND)，其特征在于，还包括互补差分输入级电路(21)和推挽输出级电路(23)；其中，
所述互补差分输入级电路(21)包括第一子输出端(Vout1)、第二子输出端(Vout2)、第一正压开关(MN1)、第五正压开关(MN5)、第六正压开关(MN6)、第一负压开关(MP1)、第二负压开关(MP2)、第三负压开关(MP3)、第六负压开关(MP6)、第七负压开关(MP7)、第九负压开关(MP9)及第十负压开关(MP10)；
其中，所述第一正压开关(MN1)的控制端电连接至所述第三负压开关(MP3)的第二端，第一端电连接至所述接地端(GND)且第二端电连接至所述第一子输出端(Vout1)；
所述第五正压开关(MN5)的控制端电连接至所述第一输入端(Vn)，第一端电连接至所述接地端(GND)且第二端电连接至所述第七负压开关(MP7)的第二端；
所述第六正压开关(MN6)的控制端电连接至所述第二输入端(Vp)，第一端电连接至所述接地端(GND)且第二端电连接至所述第二负压开关(MP2)的第二端；
所述第一负压开关(MP1)的控制端和第二端均电连接至所述第一子输出端(Vout1)且第一端电连接至所述电源端(VDD)；
所述第二负压开关(MP2)的控制端电连接至所述第六正压开关(MN6) 的第二端且第一端电连接至所述电源端(VDD)；
所述第三负压开关(MP3)的控制端电连接至所述第二负压开关(MP2)的控制端且第一端电连接至所述电源端(VDD)；
所述第六负压开关(MP6)的控制端电连接至所述第五正压开关(MN5)的第二端，第一端电连接至所述电源端(VDD)且第二端电连接至所述第二子输出端(Vout2)；
所述第七负压开关(MP7)的控制端电连接至所述第五正压开关(MN5)的第二端且第一端电连接至所述电源端(VDD)；
所述第九负压开关(MP9)的控制端电连接至所述第一输入端(Vn)，第一端电连接至所述电源端(VDD)且第二端电连接至所述第三负压开关(MP3)的第二端；
所述第十负压开关(MP10)的控制端电连接至所述第二输入端(Vp)，第一端电连接至所述电源端(VDD)且第二端电连接至所述第二子输出端(Vout2)；
所述推挽输出级电路(23)包括第八负压开关(MP8)和第十正压开关(MN10)；其中，所述第八负压开关(MP8)的控制端电连接至所述第一子输出端(Vout1)，第一端电连接至所述电源端(VDD)且第二端电连接至所述输出端(Vout)；所述第十正压开关(MN10)的控制端电连接至所述第二子输出端(Vout2)，第一端电连接至所述接地端(GND)且第二端电连接至所述输出端(Vout)。
2.如权利要求1所述的电路，其特征在于，所述互补差分输入级电路(21)还包括第二正压开关(MN2)、第三正压开关(MN3)、第八正压开关(MN8)及第九正压开关(MN9)；
其中，所述第二正压开关(MN2)的控制端电连接至所述第三负压开关(MP3)的第二端，
第一端电连接至所述接地端(GND)且第二端电连接至所述第六正压开关(MN6)的第二端；
所述第三正压开关(MN3)的控制端和第二端均电连接至所述第三负压开关(MP3)的第二端且第一端电连接至所述接地端(GND)；
所述第八正压开关(MN8)的控制端和第二端均电连接至所述第二子输出端(Vout2)且第一端电连接至所述接地端(GND)；
所述第九正压开关(MN9)的控制端电连接至所述第二子输出端(Vout2)，第一端电连接至所述接地端(GND)且第二端电连接至所述第七负压开关(MP7)的第二端。
3.如权利要求2所述的电路，其特征在于，所述互补差分输入级电路(21)还包括第四正压开关(MN4)、第七正压开关(MN7)、第四负压开关(MP4)及第五负压开关(MP5)；
其中，所述第四正压开关(MN4)的控制端电连接至所述第二子输出端(Vout2)，第一端电连接至所述接地端(GND)且第二端电连接至所述第九负压开关(MP9)的第二端；
所述第七正压开关(MN7)的控制端电连接至所述第九负压开关(MP9)的第二端，第一端电连接至所述接地端(GND)且第二端电连接至所述第二子输出端(Vout2)；
所述第四负压开关(MP4)的控制端电连接至所述第七负压开关(MP7) 的第二端，第一端电连接至所述电源端(VDD)且第二端电连接至所述第六正压开关(MN6)的第二端；
所述第五负压开关(MP5)的控制端电连接所述第六正压开关(MN6)的第二端，第一端电连接至所述电源端(VDD)且第二端电连接至所述第七负压开关(MP7)的第二端。
4.如权利要求3所述的电路，其特征在于，所述第一正压开关(MN1)、所述第二正压开关(MN2)、所述第三正压开关(MN3)、所述第四正压开关(MN4)、所述第五正压开关(MN5)、所述第六正压开关(MN6)、所述第七正压开关(MN7)、所述第八正压开关(MN8)、所述第九正压开关(MN9)及所述第十正压开关(MN10)为NMOS晶体管，且其控制端、第一端及第二端分别为所述NMOS晶体管的栅极、源极及漏极。
5.如权利要求3所述的电路，其特征在于，所述第一负压开关(MP1)、所述第二负压开关(MP2)、所述第三负压开关(MP3)、所述第四负压开关(MP4)、所述第五负压开关(MP5)、所述第六负压开关(MP6)、所述第七负压开关(MP7)、所述第八负压开关(MP8)、所述第九负压开关(MP9)及所述第十负压开关(MP10)为PMOS晶体管，且其控制端、第一端及第二端分别为所述PMOS晶体管的栅极、源极及漏极。
6.一种ADC转换器，包括运算放大电路，其特征在于，所述运算放大电路为如权利要求1-5任一项所述的轨对轨运算放大电路。
7.一种DCDC变换器，包括运算放大电路，其特征在于，所述运算放大电路为如权利要求1-5任一项所述的轨对轨运算放大电路。
8.一种功率放大器，包括运算放大电路，其特征在于，所述运算放大电路为如权利要求1-5任一项所述的轨对轨运算放大电路。
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