CN205545366U - 一种基于射频***的mcu与uart互通装置 - Google Patents
一种基于射频***的mcu与uart互通装置 Download PDFInfo
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Abstract
本实用新型公开了一种基于射频***的MCU与UART互通装置，包括MCU模块、UART模块和MCU接口模块；所述MCU接口模块连接于所述MCU模块和所述UART模块之间，用于实现MCU和UART模块两个跨时钟域模块互通；所述MCU接口模块包括发送FIFO单元，所述UART模块包括UART发送器单元，所述发送FIFO单元与所述UART发送器单元相互连接；所述MCU接口模块还包括接收FIFO单元，所述UART模块还包括UART接收器单元，所述接收FIFO单元与所述UART接收器单元相互连接。本装置方便、准确地实现了本地MCU与FPGA信息交互。
Description
技术领域
本实用新型涉及异步通信技术领域，特别涉及一种基于射频***的MCU与UART互通装置。
背景技术
UART的全称是通用异步收发器(Universal Asynchronous Receiver/Transmitter)，是实现设备之间低速数据通信的标准协议。“异步”指不需要额外的时钟线进行数据的同步传输，是一种串行总线接口，只需占用两根线就可以完成数据的收发(一根接收数据，一根发送数据)，常用的标准通信波特率有9600bps、115200bps等。射频***中，将UART的功能集成在FPGA中，FPGA作为MCU的一个外设，被响应一次的时间大概1ms。因此对于FPGA内部24MHz***时钟来说，需要一个MCU接口来处理两个跨时钟域的问题。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提出种基于射频***的MCU与UART互通装置，方便、准确地实现了本地MCU与FPGA之间的信息交互。
本实用新型解决其技术问题所采用的技术方案是：
一种基于射频***的MCU与UART互通装置，包括MCU模块和UART模块，还包括：
用于实现MCU和UART模块两个跨时钟域模块互通的MCU接口模块；所述MCU接口模块连接于所述MCU模块和所述UART模块之间。
一实施例之中，所述MCU接口模块包括发送FIFO单元；所述UART模块包括UART发送器单元；所述发送FIFO单元与所述UART发送器单元相互连接。
一实施例之中，所述MCU接口模块还包括接收FIFO单元；所述UART模块还包括UART接收器单元；所述接收FIFO单元与所述UART接收器单元相互连接。
本实用新型提供的技术方案带来的有益效果是：提出一种基于射频***的MCU与UART互通装置，方便、准确地实现了本地MCU与FPGA之间的信息交互。
以下结合附图及实施例对本实用新型作进一步详细说明，但本实用新型的一种基于射频***的MCU与UART互通装置不局限于实施例。
附图说明
图1为本实用新型装置的结构框图；
图2为本实用新型UART发送器单元实现原理图；
图3为本实用新型UART接收器单元实现原理图。
具体实施方式
如图1所示，一种基于射频***的MCU与UART互通装置，包括MCU模块1和UART模块3，还包括：
用于实现MCU和UART模块两个跨时钟域模块互通的MCU接口模块2；所述MCU接口模块2连接于所述MCU模块1和所述UART模块3之间。
所述MCU接口模块2包括发送FIFO单元21；所述UART模块3包括UART发送器单元31；所述发送FIFO单元21与所述UART发送器单元31相互连接。
所述MCU接口模块2还包括接收FIFO单元22；所述UART模块3还包括UART接收器单元32；所述接收FIFO单元22与所述UART接收器单元32相互连接。
具体的，MCU接口模块2的功能及实现原理如下：
发送FIFO单元21用于缓存MCU模块1发送给UART模块3的数据，并以高速时钟将数据送入UART发送器单元31。接收FIFO单元22用于接收UART接收器单元32的数据，并以一个低速时钟将数据送入MCU接口模块2。其中，含有两个重要的寄存器，一个是计数接收FIFO单元22中的数据，当超过预先设定的值时，开始检测当前的数据是否是“/r”，若是，则发送INVT中断告诉MCU模块，此时需要接受终端处理，否则MCU不响应FPGA；另一个是计数发送FIFO单元21中的数据，当超过预先设定的值时，开始检测当前的数据是否是“/r”，若是，则发送INVT中断告诉MCU模块，此时需要接受终端处理，否则MCU不请求FPGA；从而形成一个简单的握手信号，来同步整个***的信息通信。
具体的，UART发送器单元31的功能及实现如下：
MCU模块提供输入信号，而输出信号控制数据在UART模块中的移动。UART发送器单元31采用状态机来实现。如图2所示，上电***进入空状态(txmit_idle)并且发送端输出“1”。当start_tx＝1时，进入起始状态(txmit_start)，起始位后发送数据状态(txmit_bit)连续计数8位后，由停止状态(txmit_stop)输出停止位。在发送端中需要产生trbe信号，来标志一次UART发送结束，用来控制MCU接口2中的发送FIFO单元21。
具体的，UART接收器单元32的功能及实现如下：
如图3所示，UART接收器单元32接收数据的串行比特流(rcvrc_bit)，去掉起始位，并以并行格式把数据传送到MCU接口模块中，最后进入停止状态(rcvr_stop)，去掉停止位。在接收端中需要产生data_ready信号，来标志一次UART接收结束，用来控制MCU接口2中的接收FIFO单元22。
本实用新型提供的技术方案带来的有益效果是：提出一种基于射频***的MCU与UART互通装置，方便、准确地实现了本地MCU与FPGA之间的信息交互。
以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (3)
1.一种基于射频***的MCU与UART互通装置，包括MCU模块和UART模块，其特征在于，还包括：
用于实现MCU和UART模块两个跨时钟域模块互通的MCU接口模块；所述MCU接口模块连接于所述MCU模块和所述UART模块之间。
2.根据权利要求1所述的基于射频***的MCU与UART互通装置，其特征在于：
所述MCU接口模块包括发送FIFO单元；所述UART模块包括UART发送器单元；所述发送FIFO单元与所述UART发送器单元相互连接。
3.根据权利要求2所述的基于射频***的MCU与UART互通装置，其特征在于：
所述MCU接口模块还包括接收FIFO单元；所述UART模块还包括UART接收器单元；所述接收FIFO单元与所述UART接收器单元相互连接。
Priority Applications (1)
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| CN201620384484.9U CN205545366U (zh) | 2016-04-29 | 2016-04-29 | 一种基于射频***的mcu与uart互通装置 |
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| CN201620384484.9U CN205545366U (zh) | 2016-04-29 | 2016-04-29 | 一种基于射频***的mcu与uart互通装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109582618A (zh) * | 2018-11-17 | 2019-04-05 | 武汉瑞纳捷电子技术有限公司 | 一种7816智能卡与cpu的数据传输匹配电路及方法 |
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2016
- 2016-04-29 CN CN201620384484.9U patent/CN205545366U/zh not_active Expired - Fee Related
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Date of cancellation: 20200716 Granted publication date: 20160831 |
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