CN205539446U - 一种刚柔板结合的高速波控*** - Google Patents
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Abstract
本实用新型公开一种刚柔板结合的高速波控***，其特征在于：包括FPGA模块、延迟线阵列模块、T/R阵列模块和用于外接插件的接口信号连接器；所述FPGA模块包括FPGA主控芯片、分别与FPGA主控芯片连接的电平转换芯片和存储单元、与FPGA主控芯片连接的多个分路FPGA，所述分路FPGA通过并行控制总线与延迟线阵列模块连接，延迟线阵列模块与T/R阵列通过信号连接；所述接口信号连接器与电平转换芯片连接。本实用新型结构简单，抗振性能好，采用刚柔结合的方式，保证模块的机械应力，并且还具有超快速的波束控制。
Description
技术领域
本实用新型具体涉及一种刚柔板结合的高速波控***。
背景技术
随着电子技术和信息科技的不断发展，电子设备特别是通信产品朝着更高信号传输速率发展，同时也朝着小型化、轻薄化发展。
现目前，复杂的电路设计需要占用相当面积的PCB，但实际应用中由于波控性能、机械结构和小型化等方面的要求，经常不可能在一块PCB上实现***所需的所有功能，解决这一问题的传统方式是将电路划分成几个不同的PCB板，分别实现不同的功能，而PCB板之间信号采用连接器方式互联，连接器主要有两种连接方式：1、连接器直接对插；2、连接器转线缆。而采用连接器连接，此方式主要存在如下缺点，波控性能较差，需要额外考虑连接器波控性能和板卡机械应力，并且在连接器对插方式，对加工及电装精度要求高；且连接器转线缆方式下，线缆设计较繁琐。
目前，在相控阵雷达***中，波束控制电路是天线单元的一个重要部件对波束控制的电路一般采用FPGA来实现，并利用相关集成电路模块组成的板级***完成。波束控制电路接收上位机输出的原始参数，经过解算后设置天线延迟线模块和T/R组件状态，完成天线阵面波束付形。因而实现超快速的波束控制显得非常重要。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种刚柔板结合的高速波控***，其结构简单，抗振性能好，具有超快速的波束控制。
本实用新型的目的通过以下技术方案实现：一种刚柔板结合的高速波控***，包括FPGA模块、延迟线阵列模块、T/R阵列模块和用于外接插件的接口信号连接器；所述FPGA模块包括FPGA主控芯片、分别与FPGA主控芯片连接的电平转换芯片和存储单元、与FPGA主控芯片连接的多个分路FPGA，所述分路FPGA通过并行控制总线与延迟线阵列模块连接，延迟线阵列模块与T/R阵列通过信号连接；所述接口信号连接器与电平转换芯片连接。
为了更好的实现本实用新型，进一步地，所述FPGA模块、延迟线阵列模块和T/R阵列模块设置于刚性PCB板上，且
FPGA模块与延迟线阵列模块之间、延迟线阵列模块与T/R阵列模块之间均通过柔性FPC板连接。
为了更好的实现本实用新型，进一步地，所述分路FPGA的数量为四个。
为了更好的实现本实用新型，进一步地，所述接口信号连接器通过全双工串行接口依次与电平转换芯片、FPGA主控芯片连接。
为了更好的实现本实用新型，进一步地，所述全双工串行接口为LVDS接口。
为了更好的实现本实用新型，进一步地，所述接口信号连接器还通过1路同步脉冲输入接口依次与电平转换芯片、FPGA主控芯片连接。
为了更好的实现本实用新型，进一步地，所述FPGA模块上还包括与其连接的时钟模块。
本实用新型具有以下优点和有益效果：
（1）、本实用新型具有超快速的波束控制，通过FPGA主控芯片分别将波控表拷贝到4片分路FPGA上，快速波控码下发时，FPGA主控芯片通过地址衍射到分路FPGA上，从而直接选择分路FPGA的波控表地址，使其具有超快速的波束控制。
（2）、本实用新型结构简单，抗振性能好，通过刚柔板结合的形式，将大面积的电路板分作小面积的板卡，减少由于振动引起的板卡形变带来的机械应力，且模块间的机械应力通过柔板隔离，防止了形变敏感部件被其他部位产生的应力破坏，各模块之间的信号通过柔板传递，减少了采用接口信号连接器作为连接方式具有成本高和加工复杂的缺点。
附图说明
图1为本实用新型的连接示意图；
图2为图1中刚性PCB板与柔性FPC板的结构示意图；
图3为图2中刚性PCB板与柔性FPC板立式示意图；
其中，1-刚性PCB板，2-柔性FPC板，3-FPGA模块，4-支柱。
具体实施方式
下面结合附图及具体实施方式对本实用新型作进一步的详细描述：
实施例1
如图1所示，一种刚柔板结合的高速波控***，包括FPGA模块3、延迟线阵列模块、T/R阵列模块和用于外接插件的接口信号连接器；所述FPGA模块3包括FPGA主控芯片、分别与FPGA主控芯片连接的电平转换芯片和存储单元、与FPGA主控芯片连接的多个分路FPGA，分路FPGA数量为四个，波控数据从上位机动态更新到FPGA主控芯片上，FPGA模块3上电后，波控表即由FPGA主控芯片拷贝至分路FPGA上，当快速波控码下发时，FPGA主控芯片通过地址衍射到分路FPGA上，即能够直接选择分路FPGA的波控表地址，从而具有超快速的波束控制，所述分路FPGA通过并行控制总线与延迟线阵列模块连接，延迟线阵列模块与T/R阵列通过信号连接；所述接口信号连接器与电平转换芯片连接。
所述FPGA模块3上还包括与其连接的时钟模块。
实施例2
如图2所示，所述FPGA模块3、延迟线阵列模块和T/R阵列模块设置于刚性PCB板1上，且
FPGA模块3与延迟线阵列模块之间、延迟线阵列模块与T/R阵列模块之间均通过柔性FPC板2连接。
以图3所示为例，整个***分为3个刚性部分和2个柔性部分，其中，柔性FPC板2按照如图所示进行弯折，两个柔性FPC板2分别弯折用于连接两两刚性PCB板1，处于最下方的为FPGA主控芯片安装面，往上依次为延迟线阵列PCB安装面和T/R阵列PCB安装面，延迟线阵列面可安装120个延长线模块，T/R阵列面安装120个T/R组件，而120个模块因其自身重量会对刚性PCB板1产生一定形变，因此可在刚性PCB板1下面安装支撑结构，即图中的支柱4。
实施例3
所述接口信号连接器通过全双工RS232串行接口与电平转换芯片连接，电平转换芯片通过全双工串行接口（LVDS接口）与FPGA主控芯片连接；所述接口信号连接器还通过1路同步脉冲输入接口与电平转换芯片单向连接，电平转换芯片通过1路同步脉冲输入接口与主控芯片单向连接，所述同步脉冲输入接口所形成的传输通道用于实现同步脉冲的传输。
时钟模块有5路时钟分别输出5片FPGA（一片FPGA主控芯片，4片分路FPGA）；在FPGA模块内，还设置有上电及配置管理模块，上电及配置管理模块亦分别连接到5片FPGA上；同步脉冲为LVDS电平。
上电及配置管理模块分上电复位管理和FPGA配置管理，上电复位管理向5片FPGA提供同源的上电复位信号，使FPGA同步开始工作。FPGA配置管理用于存放FPGA配置逻辑。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型对以上实施例所作任何无需经过创造性劳动即能到的实施方式，均属于本实用新型的保护范围之内。
Claims (7)
1.一种刚柔板结合的高速波控***，其特征在于：包括FPGA模块、延迟线阵列模块、T/R阵列模块和用于外接插件的接口信号连接器；所述FPGA模块包括FPGA主控芯片、分别与FPGA主控芯片连接的电平转换芯片和存储单元、与FPGA主控芯片连接的多个分路FPGA，所述分路FPGA通过并行控制总线与延迟线阵列模块连接，延迟线阵列模块与T/R阵列通过信号连接；所述接口信号连接器与电平转换芯片连接。
2.根据权利要求1所述的一种刚柔板结合的高速波控***，其特征在于：所述FPGA模块、延迟线阵列模块和T/R阵列模块设置于刚性PCB板（1）上，且 FPGA模块与延迟线阵列模块之间、延迟线阵列模块与T/R阵列模块之间均通过柔性FPC板（2）连接。
3.根据权利要求1所述的一种刚柔板结合的高速波控***，其特征在于： 所述分路FPGA的数量为四个。
4.根据权利要求1所述的一种刚柔板结合的高速波控***，其特征在于：所述接口信号连接器通过全双工串行接口依次与电平转换芯片、FPGA主控芯片连接。
5.根据权利要求4所述的一种刚柔板结合的高速波控***，其特征在于：所述全双工串行接口为LVDS接口。
6.根据权利要求1所述的一种刚柔板结合的高速波控***，其特征在于：所述接口信号连接器还通过1路同步脉冲输入接口依次与电平转换芯片、FPGA主控芯片连接。
7.根据权利要求1所述的一种刚柔板结合的高速波控***，其特征在于：所述FPGA模块上还包括与其连接的时钟模块。
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2016
- 2016-04-26 CN CN201620360303.9U patent/CN205539446U/zh active Active
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