CN205249412U

CN205249412U - 一种基于dsp的图像实时并行处理装置

Info

Publication number: CN205249412U
Application number: CN201520938794.6U
Authority: CN
Inventors: 冯浩
Original assignee: Suzhou University
Current assignee: Suzhou University
Priority date: 2015-11-23
Filing date: 2015-11-23
Publication date: 2016-05-18
Anticipated expiration: 2025-11-23

Abstract

本实用新型提供一种基于DSP的图像实时并行处理装置，图像信号采集器以低压差分信号接口的方式与复杂可编程逻辑器件的输入端连接，复杂可编程逻辑器件内部设置有时序转换电路，复杂可编程逻辑器件的输出端与所述数据缓冲器连接，每个DSP微处理上均对应设置有一个所述静态数据存储器，每个DSP数字信号处理器之间采用一同步四口SRAM相互连接，每个DSP数字信号处理器采用PCI总线连接到处理计算机上。本实用新型能够大大提高图像的处理效率，采用四路并行分块的方式进行图像处理，降低了编解码过程的运算复杂度和时间消耗，采用PCI总线的方式与处理计算机连接通讯,进一步提高了图像的传输效率，本实用新型能较快地完成以前一台计算机需要长时间才能完成的任务。

Description

一种基于DSP的图像实时并行处理装置

技术领域

本实用新型涉及一种基于DSP的图像实时并行处理装置，属于图像处理技术领域。

背景技术

随着计算机以及信息技术的不断发展，高清图像的应用也越来越广，而高清图像具有容量大、占用空间大、应用广的特点，因此，高清图像的传输需要进行传输或压缩处理，尤其是在视频传输、医学诊断、遥感技术等应用中尤为显著，一般均需要对图像进行无损图像压缩编码并进行传输，但是，目前的图像压缩设备的传输或者压缩速率比较慢，对于一般标清的图像进行传输或压缩，速度还能够大致满足需要，而对于高清图像的压缩，很难实现快速的传输以及压缩等处理，总之，目前的图像实时处理设备处理速率有限，不能满足人们对高质量图像传输的需要，而且对于图像压缩来说，即使压缩倍数在一倍左右,压缩速度也不能满足实际***的需要。这样，严重制约着图像技术的进一步发展与应用，影响着视频传输、医学诊断、遥感技术的使用效率。

为解决以上的技术问题，本实用新型提供了一种基于DSP的图像实时并行处理装置，通过设置多个并行的DSP处理器，能够大大提高图像的处理效率，同时，能够大大提高图像的压缩速度，采用四路并行分块的方式进行图像处理，大大提高了图像的编码速度，降低了编解码过程的运算复杂度和时间消耗，而且采用PCI总线的方式与处理计算机连接通讯，进一步提高了图像的传输效率，本实用新型能较快地完成以前一台计算机需要长时间才能完成的任务。

发明内容

针对上述情况，为解决现有技术之缺陷，本实用新型之目的就是提供了一种基于DSP的图像实时并行处理装置，其包括图像信号采集器、四个DSP数字信号处理器、复杂可编程逻辑器件、数据缓冲器、四个静态数据存储器和处理计算机，其特征在于，所述的图像信号采集器以低压差分信号接口的方式与所述复杂可编程逻辑器件的输入端连接，所述复杂可编程逻辑器件内部设置有时序转换电路，所述复杂可编程逻辑器件的输出端与所述数据缓冲器连接，每个所述DSP微处理上均对应设置有一个所述静态数据存储器，每个所述DSP数字信号处理器之间采用一同步四口SRAM相互连接，每个所述DSP数字信号处理器采用PCI总线连接到所述处理计算机上。

进一步，作为优选，所述DSP数字信号处理器采用DSP处理芯片TMS320C6416。

进一步，作为优选，本实用新型还包括四个图像压缩处理器，每个所述DSP数字信号处理器上均对应连接有一个所述图像压缩处理器。

进一步，作为优选，所述的图像压缩处理器采用图像压缩芯片ZR36060，且该图像压缩芯片ZR36060通过芯片EZ-USB2125SC以同步传输的模式连接到所述处理计算机。

进一步，作为优选，所述图像采集器采用CCD高清相机或者CMOS图像传感器ZR32212。

本实用新型的有益效果：

本实用新型提供的一种基于DSP的图像实时并行处理装置，通过设置多个并行的DSP处理器，能够大大提高图像的处理效率，同时，能够大大提高图像的压缩速度，采用四路并行分块的方式进行图像处理，大大提高了图像的编码速度，降低了编解码过程的运算复杂度和时间消耗，而且采用PCI总线的方式与处理计算机连接通讯，进一步提高了图像的传输效率，本实用新型能较快地完成以前一台计算机需要长时间才能完成的任务。

附图说明

图1为本实用新型提供的一种基于DSP的图像实时并行处理装置结构示意图。

具体实施方式

下面结合附图对本实用新型做进一步说明。

如图1所示，本实用新型提供了一种基于DSP的图像实时并行处理装置，其包括图像信号采集器、四个DSP数字信号处理器、复杂可编程逻辑器件、数据缓冲器、四个静态数据存储器和处理计算机，其特征在于，所述的图像信号采集器以低压差分信号接口的方式与所述复杂可编程逻辑器件的输入端连接，所述复杂可编程逻辑器件内部设置有时序转换电路，所述复杂可编程逻辑器件的输出端与所述数据缓冲器连接，每个所述DSP微处理上均对应设置有一个所述静态数据存储器，每个所述DSP数字信号处理器之间采用一同步四口SRAM相互连接，每个所述DSP数字信号处理器采用PCI总线连接到所述处理计算机上。

本实用新型的工作过程如下：图像信号采集器所采集的图像信号经过低压差分信号接口转换为16bit的LVDS电平图像数据，该电平图像数据经电平转换后,在控制信号下,经由复杂可编程逻辑器件内部的时序转换电路进行时序转换后写入数据缓冲器,其写入速度可达266MB/s。在第一个DSP微控制器的DMA控制器作用下,前端数据缓冲器中的数据被不断地转移到所述同步四口SRAM中,然后各个DSP分别或者同时读取要处理的数据。因为前端FIFO和同步四口SRAM都挂接在第一个DSP数字信号处理器的总线上,因此数据分配过程不会打扰到第一个DSP数字信号处理器的本身算法的执行,甚至不会干扰到第一个DSP数字信号处理器对其外接的静态数据存储器的读写操作。各个DSP微处理器协同完成整个图像的处理算法,过程中可能会存在相互之间的通信或者数据交换,这同样通过同步四口SRAM完成，相互之间的握手则通过连到复杂可编程逻辑器件上的各个DSP的中断、通用I/O管脚来实现。四个DSP数字信号处理器通过自带的PCI口以PCI总线的方式连接在处理计算机上。初始化时,计算机通过PCI总线将各个DSP的程序分别下载到各自的代码空间和数据空间，处理完成后,再不断地通过PCI总线将处理的结果分别读出。

在本实施例中，所述DSP数字信号处理器采用DSP处理芯片TMS320C6416。TMS320C6416内部包括一个DSP内核、一级数据Cache、一级程序Cache、二级存储器、增强型DMA控制器（EDMA）、Vterbi译码协处理器（VCP）、Turbo译码协处理器（TCP），对外接口包括两个外部存储器接口（EMIFA和EMIFB）、主机接口（HPI）、PCI接口、UTOPIA接口、多通道缓冲串口（McBSP）。DSP内核采用超长指令字（VLIW）体系结构，有8个功能单元、64个32bit通用寄存器。一个时钟周期同时执行8条指令，运算能力可达到4800MIPS（每秒百万条指令），支持8/16/32/64bit的数据类型。两个乘法累加单元一个时钟周期可同时执行4组16×16bit乘法或8组8×8bit乘法，每个功能单元在硬件上都增加了附加功能，增强了指令集的正交性。除此之外还增加了一些指令用以削减代码长度和增加寄存器的灵活性。TMS320C6416以后版本的主频可升级到1.1GHz。为使数据能保持对超快速DSP内核的供给，TMS320C6416采用了两级超高速缓存器，即16Kbyte的一级数据Cache、16Kbyte的一级程序Cache和1024Kbyte的数据和程序统一内存。为了达到更大的扩展，1024Kbyte内存中的256Kbyte存储空间可设置用作二级Cache。在内存和外设接口（EMIFA接口、EMIFB接口、HPI或PCI接口、McBSP串口、UTOPIA接口等）之间所有的数据传输都由EDMA来处理。TMS320C6416的存储器接口提供了到SDRAM、SBSRAM、异步器件如SRAM/ROM等存储器的无终接口，也可连接到外部I/O器件，存储器接口有EMIFA和EMIFB，其中EMIFA接口有64bit宽的数据总线，可连接64/32/16/8bit的器件；EMIFB接口有16bit宽的数据总线，可连接16/8bit的器件。一般情况下，EMIFA接口连接外部存储器（如SDRAM），EMIFB接口连接外部I/O器件（如FPGA）。HPI是一个16/32Bit宽的异步并行接口，外部主机通过它可直接访问DSP的地址空间，也可向DSP加载程序。HPI接口支持16bit宽的数据总线和32bit宽的数据总线两种模式。在TMS320C6416中，增加了一个PCI接口，使得DSP很容易通过PCI接口无缝连接到一个具有PCI功能的外部主CPU上。PCI接口符合PCI2.2规范；具有PCI主/从功能；支持32bit宽的地址和数据复用总线；工作频率最高为33MHz；外部主机可通过PCI接口访问DSP内部所有地址空间，向DSP加载程序；DSP也可通过该接口访问外部PCI存储空间。PCI接口和HPI接口共用相同的管脚。

此外，为了提高图像的压缩效率与速度，本实用新型还包括四个图像压缩处理器，每个所述DSP数字信号处理器上均对应连接有一个所述图像压缩处理器。图像压缩处理器采用图像压缩芯片ZR36060，该压缩芯片是ZORAN公司的一款产品，该同一芯片既能进行压缩也能解压缩，可编程工作模式。通过对ZR36060内部的1k字节的内部寄存器的操作，可以灵活控制芯片的各种工作模式和各种工作指标，而且，其具有灵活的数据接口。且该图像压缩芯片ZR36060通过芯片EZ-USB2125SC以同步传输的模式连接到所述处理计算机。所述图像采集器采用CCD高清相机或者CMOS图像传感器ZR32212。

本实用新型通过设置多个并行的DSP处理器，能够大大提高图像的处理效率，同时，能够大大提高图像的压缩速度，采用四路并行分块的方式进行图像处理，大大提高了图像的编码速度，降低了编解码过程的运算复杂度和时间消耗，而且采用PCI总线的方式与处理计算机连接通讯，进一步提高了图像的传输效率，本实用新型能较快地完成以前一台计算机需要长时间才能完成的任务。

Claims

1.一种基于DSP的图像实时并行处理装置，其包括图像信号采集器、四个DSP数字信号处理器、复杂可编程逻辑器件、数据缓冲器、四个静态数据存储器和处理计算机，其特征在于，所述的图像信号采集器以低压差分信号接口的方式与所述复杂可编程逻辑器件的输入端连接，所述复杂可编程逻辑器件内部设置有时序转换电路，所述复杂可编程逻辑器件的输出端与所述数据缓冲器连接，每个所述DSP微处理上均对应设置有一个所述静态数据存储器，每个所述DSP数字信号处理器之间采用一同步四口SRAM相互连接，每个所述DSP数字信号处理器采用PCI总线连接到所述处理计算机上。

2.根据权利要求1所述的一种基于DSP的图像实时并行处理装置，其特征在于，所述DSP数字信号处理器采用DSP处理芯片TMS320C6416。

3.根据权利要求1-2任意一项所述的一种基于DSP的图像实时并行处理装置，其特征在于，还包括四个图像压缩处理器，每个所述DSP数字信号处理器上均对应连接有一个所述图像压缩处理器。

4.根据权利要求3所述的一种基于DSP的图像实时并行处理装置，其特征在于，所述的图像压缩处理器采用图像压缩芯片ZR36060，且该图像压缩芯片ZR36060通过芯片EZ-USB2125SC以同步传输的模式连接到所述处理计算机。

5.根据权利要求4所述的一种基于DSP的图像实时并行处理装置，其特征在于，所述图像采集器采用CCD高清相机或者CMOS图像传感器ZR32212。